2006 Fiscal Year Annual Research Report
システムオンチップのテストアーキテクチャとテスト容易化設計に関する基礎研究
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15300018
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| Research Institution | NARA INSTITUTE OF SCIENCE AND TECHNOLOGY |
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Principal Investigator |
藤原 秀雄 奈良先端科学技術大学院大学, 情報科学研究科, 教授 (70029346)
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| Co-Investigator(Kenkyū-buntansha) |
井上 美智子 奈良先端科学技術大学院大学, 情報科学研究科, 助教授 (30273840)
大竹 哲史 奈良先端科学技術大学院大学, 情報科学研究科, 助手 (20314528)
米田 友和 奈良先端科学技術大学院大学, 情報科学研究科, 助手 (20359871)
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| Keywords | システムオンチップ / テスト容易化設計 / 連続可検査 / 連続透明 / テストアーキテクチャ / テストアクセス機構 / 相互最適化 / コアベース設計 |
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| Research Abstract |
平成18年度の主な研究成果を以下に示す。
(1)消費電力を考慮したマルチクロックドメインを有するシステムオンチップのテストに関する研究
マルチクロックドメインSoCを対象とし、テスト実行時間の最小化を目的としたテストアーキテクチャの設計手法およびテストスケジューリング手法を提案した。ベンチマーク回路を用いた実験により提案手法の有効性を評価した。
(2)システムオンチップにおける機能バスを利用した電力制約テストスケジューリングに関する研究
新たにテストバスを付加せず、既存のテストバス(機能バス)を利用したテスト方式を提案し、その方式のもとでの最適なテストスケジューリングの方法を考案した。機能バスの利用効率を最大にしつつ、各コアに要求するバッファサイズを最小にすることが可能である。ベンチマークによる実験でその有効性を示した。
(3)その他、システムオンチップを構成するコア(プロセッサコア、論理コア、メモリコア)に対するテスト生成手法とテスト容易化設計法に関する研究を行った。
具体的には、一つには、パイプラインプロセッサを対象に命令レベル自己テストプログラムの自動生成法とそのテスト容易化設計法を提案し実験により有効性を示した。また、論理コアを対象に100%故障検出効率を保証するレジスタ転送レベルでのテスト容易化設計法を提案し従来法より面積オーバヘッドを削減するのに成功した。さらに、メモリコアを対象にBIST回路の削減法を提案し、実験によりその有効性を示した。
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