歪Si_<l-y>C_yを用いた高移動度トランジスタの開発

2004 Fiscal Year Annual Research Report

• Project/Area Number: 15360185
• Research Institution: Tokyo Institute of Technology
• Principal Investigator: 山田 明 東京工業大学, 量子ナノエレクトロニクス研究センター, 助教授 (40220363)
• Keywords: 歪Si_<1-y>C_y / ホットワイヤーセル法 / ガスソースMBE法 / Si MOSFET

Research Abstract

本研究では、Siに替わる新しい材料系としてIV族混晶半導体であるSi_<1-y>C_yに注目し、この材料系と歪とを組み合わせることで電子移動度の向上を図り、Siデバイスの高速を図ることを目的に研究を進めている。昨年度は、このための基礎技術として、ホットワイヤーセル法並びにガスソースMBE法を用いたSi_<1-y>C_y薄膜のエピタキシャル成長技術を開発した。また、実際にMOSFETの試作を行なった。
昨年度の結果より、歪Si_<1-y>C_yエピタキシャル層を選択成長させた場合では、選択成長層の結晶性が劣ること、基板上に直接チャネル層を形成するため、結晶欠陥がチャネル部分に誘起されることが明らかとなった。そこで本年度は従来プロセスを全面的に見直し、歪Si_<1-y>C_yを選択成長させずにチャネル部分を形成する技術を新たに開発した。新しいプロセスでは、ソース及びドレインが自己整合的に形成されることになる。その結果、作製した歪Si_<1-y>C_y MOSFETでは、従来プロセスに比べ電流・電圧特性において良好な線形領域が観測され、また、飽和電流値の大幅な増加が認められた。そこで線形領域から移動度を算出したところ、従来プロセスに比較して大幅に移動度が向上していることが明らかとなった。さらに従来プロセスではC添加により移動度は減少してしまい歪の効果が認められなかったが、新プロセスでは、C添加を行いチャネル層に歪を加えることで実効移動度が向上するとの、理論的に予測される歪による移動度向上効果が観測され、本研究の初期の目的を達成することに成功した。
現在ではこれら成果を踏まえ、歪緩和Si_<1-y>C_y層の上に歪Si層を作製し、縦型MOS構造で電子移動度の高いトランジスタを実現することを試みている。この構造は、チャネル幅を精密に制御できるとの利点がある。現在までのところSi上へSiバッファ層を形成し、Si_<1-y>C_y層をエピタキシャル成長させることで、その構造評価を行っている。