中間電極を用いた新しい動作原理による強誘電体メモリの開発

2003 Fiscal Year Annual Research Report

• Project/Area Number: 15560293
• Research Institution: Japan Advanced Institute of Science and Technology
• Principal Investigator: 堀田 將 北陸先端科学技術大学院大学, 材料科学研究科, 助教授 (60199552)
• Keywords: 強誘電体メモリ / シリコン / PZT / 強誘電体

Research Abstract

1)読出し電圧低減の検討
読出し電圧を低減するために、強誘電体薄膜の上部電極と下部電極となる中間電極にそれぞれ仕事関数の異なる材料を用いることを検討した。下部電極としては、疲労特性がよいIr金属を用い、上部電極にはIrO_2,RuO_2,PtO_xを用いた。文献によれば、Ir,IrO_2,RuO_2の仕事関数は、それぞれ5.7,5.6,5.0eVであり、PtOxについては、明確な値が報告されていないが、金属状態の5.65eVより若干小さいものと推測される。上部電極の材料をIrO_2,RuO_2,PtO_xの順で変えることにより、P-Eヒステレシスループが正の電界方向に平均してそれぞれ15,33.5,53.5kV/cmシフトし、強誘電体PZT薄膜内に負の内部電界が存在することが分かった。このようなシフトは、読出し電圧の低減を可能性にするが、しかし、その内部電界が残留分極にとって減分極電界となるため、メモリ情報である残留分極が変化し、メモリ保持の観点から不都合であることがわかった。
2)読出し回数の増加の検討
読出し毎に、書込み用FETの存在により中間電極部の残留分極が変化するため、メモリ情報が変わり、読出し回数が少なくなる問題がある。これは、読出し電圧の印加により、中間電極とアースの読出し用FETのソースに繋がっているOFF状態の書込み用FETに、リーク電流が流れるためである。この理由から、ソースに繋がっていた接続点をバイアス電圧が印加されている読出し用FETのドレインに接続することにより、リーク電流の低減、つまり読出し回数の増加を試みた。実際には、ディスクリート回路ではあるが、ソース接続のものに比較して1桁以上読出し回数が増加し、条件を選べば、メモリ状態を普遍に保つことができることを明らかにした。

Research Products

• [Publications] S.Horita, H.Kasagawa, M.Syoga: "Influence of electrode material on ferroelectric hysteresis loop of a PZT film deposited by sputtering"Proc. The 7th International Symp. on Sputtering and Plasma Processes. AP P-4. 491-494 (2004)
• [Publications] T.D.Khoa., S.Horita: "Improvement in Read Endurance of Ferroelectric Gate Field-Effect Transistor Memory with an Intermediate Electrode"Extended Abs. of the 2003 International Conference on Solid State Device and Material. 650-651 (2004)