2004 Fiscal Year Annual Research Report
静止形電力変換器用PLLと,変換器出力の同期引込に関する研究
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15760198
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| Research Institution | Kyoto University |
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Principal Investigator |
舟木 剛 京都大学, 工学研究科, 助教授 (20263220)
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| Keywords | PLL / 同期 / 変換器 / 位相検出 / 出力制御 / 有効電力 / 三相回路 / 単相回路 |
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| Research Abstract |
平成16年度は,電力回路用PLLを変換器制御系に適用した変換器の単独及び,複数台動作させた場合の応答解析を行なった。
1.PLLを適用した変換器の応答特性の解析
開発したPLLを変換器制御系に組み込み,従来型位相検出方式を用いた場合との定常状態・事故等の過渡状態における応答の違いについて検討を行った。実験結果と,PLLの線形化簡略モデルを用いた計算機シミュレーションによる変換器の解析結果と比較・対比し,PLLの応答が示す非線形性の変換器出力へ影響について評価した。また,系統の短絡容量に対するPLLの特性輝及ぼす変換器出力応答特性への影響についても検討を行った。
2.複数台の変換器を系統連系した場合の同期引込特性の検討
上記検討で得られたPLLを含む変換器の応答特性より,変換器の計算機シミュレーションに用いる安定度解析用非線形モデルを作成し,実験結果と比較検討を行った。さらに,複数台の変換器が系統連系されている条件下において,変換器間の同期引込条件について検討を行った。
なおPLLにおける変換処理は,アナログ回路では実現が難しいため,DSP又はCPLDを用いたデジタル信号処理で実現した。このためにまず,計算シミュレーションプログラムATP-EMTPを用いて,実時間処理のための信号処理アルゴリズムを開発し,複素ベクトルの導出処理の違いによるPLLの特性の違いについて明らかにした。次に,開発したアルゴリズムをDSPボードに搭載し,実時間処理の可否・計算精度について検討した。同時に,計算アルゴリズムをハードウェア記述言語HDLでモデル化し,CPLD上でハードウェア化することにより実現し,検討に用いた。
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