2016 Fiscal Year Annual Research Report
超並列アナログ脳型ＬＳＩに向けたナノ構造メモリ素子とその集積回路化の研究
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15H01706
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| Research Institution | Kyushu Institute of Technology |
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Principal Investigator |
森江 隆 九州工業大学, 大学院生命体工学研究科, 教授 (20294530)
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| Co-Investigator(Kenkyū-buntansha) |
高橋 庸夫 北海道大学, 情報科学研究科, 教授 (90374610)
寒川 誠二 東北大学, 流体科学研究所, 教授 (30323108)
遠藤 和彦 国立研究開発法人産業技術総合研究所, ナノエレクトロニクス研究部門, 研究グループ長 (60392594)
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| Project Period (FY) |
2015-04-01 – 2019-03-31
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| Keywords | ソフトコンピューティング / ニューラルネットワーク / 抵抗変化型メモリ素子 / ナノ構造 / 集積回路 |
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| Outline of Annual Research Achievements |
１．ナノ構造ReRAM 素子の構造・製造法の研究：通常構造ReRAM 素子では，TaOx系でアナログ書込が可能であることを確認し，負電圧制御で所定の抵抗値に設定できることを確認した．また，nMOSFETと結合したMoOx系ReRAM素子を複数個並列に結合した素子において，アナログ書込特性の制御性向上とバラツキ低減が可能であることを確認し，ナノディスクアレイ構造による並列素子化の有効性を示した．
２．ナノ構造ReRAM 素子とMOS 回路との結合設計・試作・評価：アナログメモリ素子の利用を前提としたシナプス回路を用いる時間領域アナログ方式ニューラルネットワーク回路モデルおよびアーキテクチャを考案・検討し，TSMC0.25um技術を用いた設計・試作により，既存ディジタル方式に比べて2～3桁以上高い電力効率を実現できる見通しを得た．
３．脳型時間軸情報処理モデルへの適用：脳の神経回路網での基本的学習機能として知られているスパイクタイミング依存シナプス可塑性（STDP）特性を集積回路で効率的に実装するために，ニューロン回路内に設けた振動子回路を利用することで，少ない素子数で実現するシナプス回路をTSMC0.25um技術により設計・試作し，実デバイスによる動作確認を行った．また，ディジタルシステムによるエミュレータとして，情報を表現する固定ビット長での乗算時の桁あふれビットを乱数として利用する方式を考案し，制限ボルツマンマシン動作が可能であることを確認した．また，ゆらぎの実現手法として，確率的動作の代わりにカオス現象を利用するカオスボルツマンマシンをディジタルおよびアナログ集積回路により実装し，動作を確認した．
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
抵抗変化型メモリ素子の複数個並列結合によりアナログ書込特性の制御性向上とバラツキ低減が確認できたこと，時間領域アナログ方式ニューラルネットワーク回路モデルおよびアーキテクチャを考案・検討し，既存ディジタル方式に比べて2～3桁以上高い電力効率を実現できる見通しを得たこと，少ない素子数でSTDP学習則を実現するシナプス回路を設計・試作し，動作確認を行ったこと等による．
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| Strategy for Future Research Activity |
抵抗変化型メモリ素子の複数個並列結合によりアナログ書込特性の制御性向上とバラツキ低減が確認できたので，今後はナノメータサイズの抵抗変化メモリ素子の集合体を作製し，省サイズ・高制御性・低特性バラツキの特徴を有するアナログメモリ素子の開発を進める．また，高い電力効率を有する時間領域アナログ方式ニューラルネットワーク回路の検討をさらに進める．ゆらぎを実現するボルツマンマシン回路の開発も並行して進める．
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