2016 Fiscal Year Annual Research Report
室温動作シリコン単電子トランジスタとナノワイヤＣＭＯＳによる新機能回路の低電圧化
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15H02247
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| Research Institution | The University of Tokyo |
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Principal Investigator |
平本 俊郎 東京大学, 生産技術研究所, 教授 (20192718)
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2015-04-01 – 2019-03-31
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| Keywords | 半導体物性 / 大規模集積回路 / MOSFET / Beyond CMOS / 単電子トランジスタ |
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| Outline of Annual Research Achievements |
本研究の目的は，いわゆるBeyond CMOSと既存のCMOS回路との融合による新機能・新概念集積回路を「低電圧」で実現することである．本研究では，次世代のデバイスとして期待されるシリコンナノワイヤトランジスタでCMOS回路を構成し，Beyond CMOSとしては当研究室で長年研究してきた室温動作のシリコン単電子トランジスタを採用した．特性ばらつきの抑制および各種デバイスパラメータの最適化などをおこなうことにより新機能創出の低電圧化を目指す．
本年度は，低電圧動作に必須であるシリコンナノワイヤトランジスタの特性ばらつき抑制についてさらに詳細な評価をおこなった．SOI基板上に電子ビーム露光とドライエッチングによりシリコンナノワイヤトランジスタを作製した．ナノワイヤ幅は2nmから7nmと極めて細い．同一チップ上に作製された多数のシリコンナノワイヤトランジスタにおけるしきい値電圧のドレイン電圧依存性を測定したところ，ナノワイヤ幅が細いほどドレイン電圧依存性が大きいことが初めて明らかとなった．この原因は，極めて細いナノワイヤにおいてはソース付近とドレイン付近でナノワイヤ幅が異なり，量子閉じ込め効果が異なるために生じることを明らかにした．これはナノワイヤトランジスタ特有の新しい特性ばらつき原因であり，シリコンナノワイヤトランジスタによるCMOS回路を低電圧で動作させるためには，チャネル幅を均一にする必要があることが明らかとなった．
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
ナノワイヤトランジスタの特性ばらつき原因が明らかとなり，CMOS回路の低電圧化に向けて順調に研究は推移している．
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| Strategy for Future Research Activity |
CMOS回路と集積する単電子トランジスタの低電圧化を進め，さらにCMOSと単電子トランジスタの集積化に向けて研究を推進していく．
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