2016 Fiscal Year Annual Research Report
データマイニングを加速する次世代リコンフィギュラブルアーキテクチャの創出
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15H02673
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| Research Institution | Hokkaido University |
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Principal Investigator |
本村 真人 北海道大学, 情報科学研究科, 教授 (90574286)
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| Co-Investigator(Kenkyū-buntansha) |
有村 博紀 北海道大学, 情報科学研究科, 教授 (20222763)
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| Project Period (FY) |
2015-04-01 – 2019-03-31
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| Keywords | ビッグデータ / データマイニング / イジングモデル / 組合せ最適化問題 |
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| Outline of Annual Research Achievements |
IoT 社会の到来により、データマイニングに代表されるビッグデータ処理が計算処理の中心的課題となりつつある。本研究は、(1)データマイニング処理に適したリコンフィギュラブルアーキテクチャと、(2)HW アーキテクチャを考慮したデータマイニングアルゴリズムの二つの課題に統括的に取り組むことで、超高速・低電力なデータマイニング処理基盤の確立を目指すものである。28年度は、多数のデータ変数が絡んで組合せ爆発を起こすなかから最適解を取り出す組合せ最適問題に着目し、そのハードウェアアーキテクチャの研究を進めた。特に、イジングモデルの基底状態を探索するアニーリング計算機にアーキテクチャとアルゴリズムの協創の可能性を見出し、中心テーマとして研究を進めた。イジングモデルの基底状態探索問題は、組合せ最適化問題の最小エネルギーの探索問題に置き換えることで、組合せ最適化問題を解くことが可能となる。しかし、現状のFPGA ベースのアニーリング計算機では、搭載可能なスピン数が少ないため、実用的な組合せ最適化問題に適用することは難しい。今年度は、大規模な組み合わせ最適化問題を解くために、対象の問題を時間方向に分割しFPGAのオンチップメモリを活用する離婚ふぃぎぃらブル型のイジング計算機を提案した。また、FPGA内部メモリであるBRAM の活用法や時分割処理に関する議論を行った。結果として、物理的なイジングモデルをそのままハードウェアにマッピングする従来アニーリング計算機と比較して、約64 倍のスピンが搭載可能であるということがわかった。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
前年度のデータマイニングアルゴリズムを中心とした研究から、アニーリング型計算機を中心としたアプローチに視点を変えて取り組んだが、リコンフィギュラブルアーキテクチャとの親和性を確認することができ、研究分野として今後拡大可能との見込みを得ることができた。 以下が今年度得られた知見である。
- FPGAのBRAM を使用することでスピン数を増やすことが可能である。
- イジングネットワークの分割度を上げるとBRAM を有効利用しスピン数を急激に増やせるが更新速度が低下する。
- 分割度を浅くし並列度を高めると実際に必要とするメモリ量よりも多くのBRAM ブロックを消費してしまい、スピン数が増えない。
加えて、イジングモデルのスピン数がFPGA に搭載可能なスピンを超えていたら処理が不可能であることを考慮すると、問題を写像したイジングネットワークのスピン数が従来アーキ
テクチャを超えるような場合は、BRAM ベースのアーキテクチャを採用する必要がある。その際は、BRAM を有効利用できる最低限の分割度で，LUT の許す限り並列度を高めるのが，スピン数と更新速度を両立するために正しいと考えられる。
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| Strategy for Future Research Activity |
今後単一FPGA ボードにおいてイジングモデルを研究する際は、より高効率なBRAM ベースアー
キテクチャに関する研究、または時分割した分のオーバーヘッドを打ち消すような方式に関する研究が必要になると考えられる。従来のアーキテクチャでは、対象のイジングネットワーク（論理的なネットワーク）とFPGA 上のSpin Unit のネットワーク（物理ネットワーク）が必ず1 対1 で対応する必要があったが、BRAM を用いることで論理的なネットワークと物理的なネットワークを切り離して考えることが可能になったと言える。このメリットをもとにデメリットを打ち消すような方式を考えたい。一方、論理ネットワークと物理ネットワークを切り離すことが可能な場合では、複製ノードを時間方向に接続することで精度や収束時間に直結するようなデメリットを排除できる可能性がある。時分割実行した各Phase が物理ネットワークに対応すると考えたとき、Phase の切り替え（メモリの読み出し）によりPhaseが切り替わった場合、あるPhase での多数決処理をそのまま継続するような機構をつけることによって、複製によるスピンの増加を防ぐことは出来ないものの、新たな相互作用を追加する必要はないので、original graph にminor操作を行わなかった処理とほぼ同じ処理が実現可能であると考える。実際の組み合わせ最適化問題に適用する場合は、問題のネットワークに対して、処理に必要なスピン数を求め、物理ネットワークの複雑度をグラフの次数を元に設定し、BRAM の深さやLUT を用いてどこまで処理を並列に展開するべきかを探る必要があると考えられる。これらの観点で今後の研究を推進していく。
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[Presentation] A Time-Division Multiplexing Ising Machine on FPGAs2017
Author(s)
amamoto K., Huang W., Takamaeda-Yamazaki S., Ikebe M., Asai T., and Motomura M.
Organizer
International Symposium on Highly-Efficient Accelerators and Reconfigurable Technologies (HEART 2017)
Place of Presentation
Ruhr University, Bochum, Germany
Year and Date
2017-06-07 – 2017-06-09
Int'l Joint Research
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