2016 Fiscal Year Annual Research Report
トンネルトランジスタのトラップエンジニアリングによる新機能素子の創製
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15H05526
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| Research Institution | National Institute of Advanced Industrial Science and Technology |
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Principal Investigator |
森 貴洋 国立研究開発法人産業技術総合研究所, ナノエレクトロニクス研究部門, 主任研究員 (70443041)
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| Project Period (FY) |
2015-04-01 – 2018-03-31
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| Keywords | トンネルトランジスタ / 集積回路 / 量子ビット / 等電子トラップ |
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| Outline of Annual Research Achievements |
本年度の実験としては、①等電子トラップ(IET)の活性化条件のTFET試作プロセス適合性についての詳細検討、②IET援用TFETの素子ばらつきについて検討、③TFET回路動作、の３点を中心に実施した。①については再検討したIET活性化条件をTFET試作時の熱収支制御に反映、これまで電流増大を実現していたN型TFETだけではなく、電流増大をP型TFETでも実現した。②については、IET導入時に懸念される素子ばらつきの影響を調査し、IETによる電流増大に伴いばらつきが抑制されることがわかった。これはIET技術のみならず、すべてのTFET電流増大技術にあてはまるユニバーサルな事象であることを定式的に示した。③についてはN/P型両者のTFETで電流増大に成功したことで、相補型リングオシレータ回路を試作、電流増大の有効性を回路レベルでの動作速度向上として示した。なお、TFETを用いた相補型リングオシレータ回路の動作は、本研究によって世界で初めて実現されたものである。
①および③については半導体デバイス分野で最も権威のある国際学会であるInternational Electron Devices Meeting(IEDM)に採択され、発表を行なっている。また、②については別途国際学会において発表するとともに、国際誌にも論文が掲載された。
以上に加えて、昨年度から実施していたTFETの量子ビット応用についても良好な結果が得られた。その内容については共同研究先の物材機構より国際会議発表を行なっている。
以上のように、本年度当初に計画した内容はすべて実施し、良好な結果が得られている。加えて、当初予定していなかった回路動作にも成功しており、順調に研究が実施され、また実績をあげることが出来ていると考えている。
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| Current Status of Research Progress |
Current Status of Research Progress
1: Research has progressed more than it was originally planned.
Reason
本年度は当初予定していたIET活性化条件の詳細検討を実施し、N/P型両者のTFETでの電流増大に成功した。これに加えて、計画外に回路動作に成功、世界初の相補型TFETリングオシレータの動作を実現したことは計画以上の進展と考えている。
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| Strategy for Future Research Activity |
IET技術による電流増大率をさらに改善し、TFET実用可能水準に近づけることを目指す。それとともに、新機能そしてとしての量子ビット動作についても、さらに研究を進めていく。
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Research Products
(8 results)
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[Journal Article] Suppression of tunneling rate fluctuations in tunnel field-effect transistors by enhancing tunneling probability2017
Author(s)
T. Mori, S. Migita, K. Fukuda, H. Asai, Y. Morita, W. Mizubayashi, Y. Liu, S. O'uchi, H. Fuketa, S. Otsuka, T. Yasuda, M. Masahara, H. Ota, and T. Matsukawa
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Journal Title
Japanese Journal of Applied Physics
Volume: 56
Pages: 04CD02-1-5
DOI
Peer Reviewed / Acknowledgement Compliant
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[Journal Article] Demonstrating Performance Improvement of Complementary TFET Circuits by I_ON Enhancement Based on Isoelectronic Trap Technology2016
Author(s)
T. Mori, H. Asai, J. Hattori, K. Fukuda, S. Otsuka, Y. Morita, S. O’uchi, H. Fuketa, S. Migita, W. Mizubayashi, H. Ota, and T. Matsukawa
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Journal Title
Technical Digest of International Electron Devices Meeting
Volume: 2016
Pages: 512-515
DOI
Peer Reviewed / Acknowledgement Compliant
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[Presentation] Demonstrating Performance Improvement of Complementary TFET Circuits by I_ON Enhancement Based on Isoelectronic Trap Technology2016
Author(s)
T. Mori, H. Asai, J. Hattori, K. Fukuda, S. Otsuka, Y. Morita, S. O’uchi, H. Fuketa, S. Migita, W. Mizubayashi, H. Ota, and T. Matsukawa
Organizer
International Electron Devices Meeting 2016
Place of Presentation
アメリカ合衆国・サンフランシスコ
Year and Date
2016-12-05 – 2016-12-08
Int'l Joint Research
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[Presentation] On the Variability of Tunnel Field-Effect Transistors: Suppression of BTBT Fluctuation by Tunneling Probability Enhancement2016
Author(s)
T. Mori, S. Migita, K. Fukuda, H. Asai, Y. Morita, W. Mizubayashi, Y. Liu, S. O'uchi, H. Fuketa, S. Otsuka, T. Yasuda, M. Masahara, H. Ota, and T. Matsukawa
Organizer
International Conference on Solid State Devices and Materials 2016
Place of Presentation
茨城県・つくば市
Year and Date
2016-09-26 – 2016-09-29
Int'l Joint Research
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