2016 Fiscal Year Annual Research Report
半導体薄膜構造による極低消費電力モノリシック光集積回路の研究
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15J11776
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| Research Institution | Tokyo Institute of Technology |
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Principal Investigator |
井上 大輔 東京工業大学, 大学院理工学研究科, 特別研究員(DC1)
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| Project Period (FY) |
2015-04-24 – 2018-03-31
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| Keywords | 光配線 / 半導体レーザ / 半導体薄膜レーザ / DFBレーザ |
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| Outline of Annual Research Achievements |
近年、LSIチップにおける電気配線層は信号遅延や発熱の増大によってチップ全体の性能を律速する要因となっている。そこで既存の銅電気配線の代替となる、新規の配線技術が求められている。本研究では、Ⅲ-Ⅴ族半導体薄膜構造を用いた光配線技術を提案している。薄膜構造がもたらす高い比屈折率差によって極低電力なDFBレーザ光源を高密度に集積した光配線が実現できる。オンチップ光配線に向けたIII-V半導体薄膜光集積回路として、以下の研究成果を挙げている。(1) 薄膜DFBレーザの低しきい値電流動作 κ=1800cm-1を有する強屈折率結合構造を用いることでDFBレーザとしては最も低いしきい値電流0.23mAの薄膜DFBレーザを実現した。(2) 高変調効率動作 半導体レーザの注入電流に対する帯域上昇の傾きである変調効率を明らかにした。小信号応答特性から得た緩和振動周波数をプロットした傾きから変調効率として11 GHz/mA1/2を得た。これはDFBレーザとしては世界最高の値であり、薄膜DFBレーザが低電流な領域で優れた高速性を有していることを明らかにした。(3) 低バイアス電流での10Gbit/s直接変調薄膜DFBレーザの直接変調実験を行い、1 mAのバイアス電流を用いてデータレート10 Gbps、Non-return-to-zero 2 31-1の信号を伝送しビットエラーレート1×10-9以下を達成した。この時の1bitの送信あたりに必要な消費エネルギーは230fJ/bitであった。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
オンチップ光配線に向けたIII-V半導体薄膜光集積回路として、以下の研究成果を挙げた。
前年度までに実現された低バイアス電流1 mAで10Gbit/s動作する半導体薄膜DFBレーザをButt-joint技術によってPIN型光検出器と集積し、500μmの伝搬距離の光リンクの動作実証を行った。直流電流でレーザを駆動したときの受光器の光電流特性から集積光検出器による光検出を確認した。小信号応答測定からリンクの帯域は11.3 GHzと求まり、10 Gbit/sのNon-return-to-zero擬似ランダム信号を用いた信号伝送実験を行った結果、レーザバイアス電流2.5 mA、光検出器のバイアス電圧-3 Vの条件でビット誤り率 10-7での伝送に成功した。
以上の研究進捗状況から、次年度では低損失な受動導波路で光リンクを接続することでLSIチップを横断する長さでのチップ上極低消費電力信号伝送を達成できると見込まれる
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| Strategy for Future Research Activity |
本年度までに500μm長を接続する光リンクの10Gbit/s信号伝送を達成した。このことから次年度には低損失な導波路を集積した構造とすることで、面積1cm 2 のSiチップ内を横断する距離での光リンクの実現が期待できる。
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