スレッドレベル並列投機実行の制御を支援する順序付きトランザクショナルメモリの研究

2015 Fiscal Year Research-status Report

• Project/Area Number: 15K00076
• Research Institution: Kyoto Institute of Technology
• Principal Investigator: 平田 博章 京都工芸繊維大学, その他部局等, 准教授 (90273549)
• Co-Investigator(Kenkyū-buntansha): 布目 淳 京都工芸繊維大学, その他部局等, 助教 (60335320) ; 柴山 潔 京都工芸繊維大学, その他部局等, 教授 (70127091)
• Project Period (FY): 2015-10-21 – 2018-03-31
• Keywords: 計算機システム / ハイパフォーマンス・コンピューティング / スレッドレベル並列処理 / 投機実行 / メモリシステム

Outline of Annual Research Achievements

本研究は、スレッドレベルの並列投機実行方式に関してスレッド間の依存関係を除去する研究と、高速なトランザクショナルメモリ(以下、TM)を実現する研究とから着想した発展的な研究である。「投機実行中のスレッドが依存関係によるハザードの発生を予想してサスペンド(状態を一時保存して後に実行を再開)する」ことを可能にすることで、従来の限界を超えて多くの並列性をプログラムから引き出す技術を確立することを目的とする。そのために、従来のTMに明示的な投機実行とその順序関係を指定する機能を追加した順序付きTMを新たに開発する。実現方式としてソフトウェア機能も活用して投機実行を制御する点で独創性が高く、また、データベース処理のハ ードウェア支援方式と捉えれば、より広い学術領域に変革をもたらす点で意義も大きい。
本年度は、大規模スレッドレベル並列投機実行方式の概略設計を行った。具体的には、まず、大規模スレッドレベル並列投機実行方式を実現するためのハードウェアとソフトウェアとの機能分担を検討した。次に、それぞれの処理内容を明確化するとともに、新たに設けるべきマシン命令など、両者のインタフェースを設計した。その結果として、「順序付きTM」を実現する具体的なメモリシステム「投機メモリ」(以下、SM)の仕様を設計した。

Current Status of Research Progress

3: Progress in research has been slightly delayed.

Reason

本研究計画の採択が平成27年秋であり、それからの研究計画の実施であるため、進捗としては時間的にやや遅れぎみである。しかし、研究計画遂行上は、特に想定外の問題が発生することもなく、順調に進んでいる。平成28年度末の時点では、計画通りの進捗に追いつけるよう、研究代表者及び研究分担者の平成28年度の業務計画を見直した。

Strategy for Future Research Activity

平成27年度に行った概略設計を元にして、「順序付きTM」の概念を実現する具体的なメモリシステムであるSMの詳細設計を行う。主要な設計項目は、(1) SMのソフトウェア機能設計、(2) SMのハードウェア制御機構の設計、(3) SMシステムの機能面での正当性を検証するための機能シミュレータの開発、(4) SMライブラリの開発、の4点である。
また、マルチプロセッサシステム全体を実行サイクル単位でシミュレートする時間シミュレータを開発し、性能評価を行うことによって、本研究で提案する「順序付きTM」の概念及びSMシステムの有効性を検証する。

Causes of Carryover

本研究計画の遂行開始が平成27年秋で、時間的な進捗にやや遅れが生じているため。

Expenditure Plan for Carryover Budget

進捗の時間的な遅れを取り戻し、計画通りの内容で使用（執行）する。