2017 Fiscal Year Research-status Report
プログラマブル遅延素子を用いた束データ方式による非同期式回路の耐タンパ性評価
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15K00080
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| Research Institution | The University of Aizu |
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Principal Investigator |
齋藤 寛 会津大学, コンピュータ理工学部, 上級准教授 (50361671)
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| Project Period (FY) |
2015-04-01 – 2019-03-31
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| Keywords | 非同期式回路 / サイドチャネルアタック / FPGA |
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| Outline of Annual Research Achievements |
今年度は、プログラマブル遅延素子を含んだ束データ方式による非同期式回路のモデリングと、Xilinx FPGAに非同期式回路を実装するための設計支援ツール開発を中心に研究を行った。
まず、耐タンパ性の評価で利用するAdvanced Encryption Standard (AES)の回路モデルを取得し、制御ステートマシンの解析を行った。次に、この制御ステートマシンを非同期式制御回路としてモデリングし、シミュレーションにて動作確認を行った。また、プログラマブル遅延素子のモデリングと動作確認を行った。今後は、制御ステートマシンを設計したプログラマブル遅延素子を含んだ非同期式制御回路に置き換え、AES回路全体の制御を非同期式回路で実現すると共に、耐タンパ性の評価を行う。
Xilinx FPGAに非同期式回路を実装するための設計支援ツールに関しては、我々がこれまでに開発してきたIntel FPGAを対象とした設計支援ツールを拡張することで対応している。このツールは、Python言語で実装されており、非同期式回路に特有な制約生成、タイミング検証、遅延調整を自動で行う。制約やレポートファイルの解析をXilinx FPGA向けに修正し、現在デバッグの最中である。今後デバッグを完了し、非同期式AES回路の設計に利用する。
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| Current Status of Research Progress |
Current Status of Research Progress
4: Progress in research has been delayed.
Reason
当初計画していた、耐タンパ性の評価ボードが利用できるまでに長い時間を要した。使用できるオシロスコープが限られていること、その他様々なツールの導入が必要になったためである（計画の段階でこうした情報は得られなかった）。また、Xilinx FPGAに非同期式回路を実装するために必要な設計支援ツールの開発が遅れていることも原因である。
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| Strategy for Future Research Activity |
プログラマブル遅延素子を有した非同期式制御回路のモデリングを終えたので、暗号回路全体に組み合わせたうえで、Xilinx FPGAを対象に合成と検証を行っていく。その後、耐タンパ性の評価ボードに設計した非同期式回路を実装し、オシロスコープを用いて電力波形を計測していく。なお、Xilinx FPGAを対象とした非同期式回路設計支援ツールは実装の最中のため、完成を待たずに、実装が終えた部分は自動で、そうでない部分は手設計で対応していく。
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| Causes of Carryover |
研究を1年間延長する段階で、会議参加費や消耗品費を想定し127,145の差額を繰り越した。この差額は、会議参加費や消耗品費で使用する計画である。
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