Evaluation of Tamper Resistance for Asynchronous Circuits with Bundled-data Implementation Using Programmable Delay Element

2018 Fiscal Year Final Research Report

• Project/Area Number: 15K00080
• Research Category: Grant-in-Aid for Scientific Research (C)
• Allocation Type: Multi-year Fund
• Section: 一般
• Research Field: Computer system
• Research Institution: The University of Aizu
• Principal Investigator: Saito Hiroshi 会津大学, コンピュータ理工学部, 上級准教授 (50361671)
• Project Period (FY): 2015-04-01 – 2019-03-31
• Keywords: 非同期式回路 / FPGA / サイドチャネルアタック

Outline of Final Research Achievements

In this work, to evaluate the tamper resistance, we designed asynchronous circuit with bundled-data implementation using programmable delay element. By changing the execution time for encryption using programmable delay element, we expect to make difficult acquiring secret key. As the results of this project, we modeled asynchronous circuit with bundled-data implementation using programmable delay element and developed a design support environment to implement asynchronous circuits on Xilinx FPGA.

Free Research Field

非同期式回路，設計自動化

Academic Significance and Societal Importance of the Research Achievements

電力消費の少ない非同期式回路に対して、さらにプログラマブル遅延素子を用いることで秘密鍵取得のための電力解析を困難にすることができれば、デジタル集積回路のセキュリティ向上に寄与することが期待できる。また、開発したXilinx FPGAを対象とした設計支援環境を用いることで、Xilinx FPGA上に非同期式回路を容易に実現することができる。近年、FPGAは、組み込みや機械学習の用途で広く用いられるため、こうしたアプリケーションの回路設計にも貢献することができる。