2015 Fiscal Year Research-status Report
動的解析による情報漏洩を防ぐための耐タンパ非同期式プロセッサの開発
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15K00179
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| Research Institution | Hirosaki University |
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Principal Investigator |
今井 雅 弘前大学, 理工学研究科, 教授 (70323665)
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| Project Period (FY) |
2015-04-01 – 2018-03-31
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| Keywords | 非同期式回路 / 耐タンパ / ランダム遅延素子 / セルライブラリ / 低ノイズ / 低電圧 |
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| Outline of Annual Research Achievements |
本研究の目的は、非同期式回路技術を用いることにより、処理速度をランダムにばらつかせることで全く同じ処理でも異なる電流・電磁波特性を示す、耐タンパ性に優れたプロセッサを実現することである。
平成27年度は、0.18umプロセス技術を用いたチップ試作を行うために必要となる、セルライブラリの設計と評価を行った。まず、遅延値をランダムに設定することが出来るランダム遅延素子を設計し、遅延値と面積効率に関して評価した。次に、0.18umプロセスで高速な非同期式を実現するために必要となる、Dラッチセル及びスキャンDラッチセルを設計した。これらの設計したセルはSynopsys社のSiliconSmartを用いて特性評価を行い、ライブラリとして次年度のチップ試作に必要な環境を整えた。
また、電磁波による情報漏洩の影響を評価するため、同期式回路と非同期式回路それぞれでフィルタ回路を設計し、アナログシミュレーションを行うことにより、電流のピーク値に基づいたノイズ特性を評価した。その結果、回路規模が4ビット程度と小さい場合は同期式回路の約17%のピーク電流となり、32ビット規模の回路では約60%のピーク電流にすることが出来ることを確認した。これにより単純に非同期化することでも耐タンパ性を向上させることが出来ることを確認した。
さらに、非同期式回路の低電圧特性を評価するため、28nmプロセスを用いて加算回路を同期式回路と非同期式回路でそれぞれ設計してアナログシミュレーションを行い、非同期式回路は同期式回路よりも約0.02V小さい電圧でも動作することを確認した。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
当初の計画通り、平成27年度はランダム遅延素子やその他非同期式回路設計に必要なセルライブラリの構築を行った。また、次年度のチップ試作に向けて、0.18umプロセスを用いた非同期式暗号化プロセッサの設計も開始しており、おおむね順調に進展していると判断できる。
また、非同期式回路が同期式回路に比べて耐タンパ性に優れていることを明確にするため、同じ機能を実現する非同期式回路と同期式回路をそれぞれ設計し、低電圧特性及び低ノイズ特性を評価している。非同期式回路は、電圧評価では0.02V小さい電圧でも動作すること、ピーク電流評価では同期式回路と比較して約60%にまで小さくすることが出来ることを確認した。
設計支援評価環境面では、計画通りスペクトラムアナライザを購入し、評価環境を整えた。
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| Strategy for Future Research Activity |
平成28年度は、研究計画通り、平成27年度に設計したセルライブラリを用いて、耐タンパ性に優れた非同期式プロセッサの設計、チップ試作を行う。回路設計では、高速な非同期式回路を実現することが出来る、ラッチベースのMOUSETRAP回路を用いた設計を行う。その際、設計したスキャンDラッチを用いることで、ラッチベース非同期式回路のテスト方式も確立して実チップにより評価する。
耐タンパ性の評価では、ランダム遅延素子を用いた回路のランダム性に関して、NIST検定による評価を行い、論理的にランダムであることを確認する。試作チップが納品された後は、前年度に購入したスペクトラムアナライザを用いて電磁波のランダム性、微細電流値の評価を測定することが出来る電流計を用いた評価により電流値のランダム性に関して評価する。
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Research Products
(12 results)
