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2017 Fiscal Year Annual Research Report

Development of Tamper-resistant Asynchronous Processors for Avoiding Information Leakage using Dynamic Analysis Methods

Research Project

Project/Area Number 15K00179
Research InstitutionHirosaki University

Principal Investigator

今井 雅  弘前大学, 理工学研究科, 教授 (70323665)

Project Period (FY) 2015-04-01 – 2018-03-31
Keywordsサイドチャネル攻撃 / 耐タンパ / 非同期式回路 / ランダム遅延素子 / 束データ方式データ転送 / AES暗号化回路 / ハードウェアトロイ
Outline of Annual Research Achievements

本研究では、レジスタ間処理時間を遅延素子で調整できる非同期式回路を用い、遅延値をランダムに変更することで、同じ処理でも異なる電流・電磁波特性を示す、耐タンパ性に優れたプロセッサを実現する。
平成29年度は、はじめに昨年度東京大学VDECを通して試作したAES暗号化チップの評価を行った。試作したチップには提案方式の比較のため、組み合わせ回路部は共通とし、タイミング方式をクロック信号に基づく同期式回路方式、遅延値が固定値な遅延素子を用いた非同期式回路方式、及び提案するランダム遅延素子を用いた耐タンパ非同期式回路方式から選択できるようになっている。しかしながら、製造されたチップでは動作が確認できなかったため、テープアウトしたデータを確認し、設計を見直して再度チップ試作を行った。実チップによる電磁波特性が評価できなかったため、ディジタルシミュレーションにより提案方式の有効性を評価した。
耐タンパ性を向上させる方式に関して検討した結果、以下のことが明らかになった。遅延要素となる負荷容量の制御に必要なビット数をNとすると、遅延値としては2^N-1種類が生成できるため、耐タンパ性を向上させるためには必要なビット数と等しい線形帰還シフトレジスタではなく、ビット数の多い線形帰還シフトレジスタを用いた方がよい。また、複数のパイプラインステージにランダム遅延素子を適用する場合、各ステージで使用している線形帰還シフトレジスタで生成されるランダム値の個数の最小公倍数がシステム全体のランダム値の生成に関する周期を決定する。そのため、各パイプラインステージで異なるビット数のものを用いることで、耐タンパ性を容易に向上させることができる。一方、ビット数の増加は線形帰還シフトレジスタの面積オーバーヘッドを大きくするため、トレードオフを考慮した設計が必要であることも明らかにした。

  • Research Products

    (7 results)

All 2018 2017

All Presentation (7 results) (of which Int'l Joint Research: 4 results)

  • [Presentation] ランダム遅延素子を用いた耐タンパ非同期式回路の設計2018

    • Author(s)
      豊嶋太樹, 金本俊幾, 黒川敦, 今井雅
    • Organizer
      情報処理学会東北支部研究報告
  • [Presentation] Minimum Power Supply Asynchronous Circuits for Re-initialization Free Computing2018

    • Author(s)
      Masashi Imai, Naoya Onizawa, Takahiro Hanyu, Tomohiro Yoneda
    • Organizer
      SASIMI2018
    • Int'l Joint Research
  • [Presentation] A Study on Hardware Trojan Insertion into Asynchronous NoC Router2017

    • Author(s)
      Koutaro Inaba, Tomohiro Yoneda, Masashi Imai
    • Organizer
      Async2017
    • Int'l Joint Research
  • [Presentation] 非同期式オンチップネットワークルータに対するハードウェアトロイ挿入2017

    • Author(s)
      稲葉光太郎, 今井雅
    • Organizer
      電子情報通信学会ハードウェアセキュリティ研究会
  • [Presentation] Hardware Trojan Comparison between Synchronous and Asynchronous Circuits2017

    • Author(s)
      Koutaro Inaba, Toshiki Kanamoto, Atsushi Kurokawa, Masashi Imai
    • Organizer
      Tohoku-Section Joint Convention of Institutes of Electrical and Information Engineers (IEEE Student Session)
    • Int'l Joint Research
  • [Presentation] A Study on Replica Delay Circuit of Bundled-Data Transfer Asynchronous Circuits2017

    • Author(s)
      Shinichiro Akasaka, Toshiki Kanamoto, Atsushi Kurokawa, Masashi Imai
    • Organizer
      Proc. Tohoku-Section Joint Convention of Institutes of Electrical and Information Engineers (IEEE Student Session)
    • Int'l Joint Research
  • [Presentation] ランダム遅延素子を用いた非同期式回路の耐タンパ性向上に関する一考察2017

    • Author(s)
      豊嶋太樹, 金本俊幾, 黒川敦, 今井雅
    • Organizer
      平成29年度電気関係学会東北支部連合大会

URL: 

Published: 2018-12-17  

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