2016 Fiscal Year Research-status Report
ポストCMOSデバイスを用いたマイクロプロセッサの設計空間探索
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15K12000
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| Research Institution | Tohoku University |
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Principal Investigator |
江川 隆輔 東北大学, サイバーサイエンスセンター, 准教授 (80374990)
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| Project Period (FY) |
2015-04-01 – 2018-03-31
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| Keywords | CNT / STT-RAM |
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| Outline of Annual Research Achievements |
本研究では昨年度に引き続き，2025年頃に搭乗が想定されるCNT，STTRAM等の新規デバイスやLSI積層技術を用いたマイクロプロセッサ設計における課題を明らかにすることを目的に，アーキテクチャ・マイクロアーキテクチャ設計，RTL設計，双方の設計レベルにおいて検討を推し進めた．
昨年度に引き続き，アーキテクチャ・マイクロアーキテクチャレベル設計では，将来DRAMに取って代わることが期待されているSTT-RAMを用いた ラストレベルキャッシュ(LLC)の低消費電力管理機構に関する研究を行った．STT-RAMは極めて少ない待機電力，高速な読みこみ動作が可能である一方で，書込にかかる消費電力・遅延のオーバーヘッドが大きい．予備実験により，STT-RAMの消費電力は書き込むデータサイズに強く依存しない点に着目し，アプリケーションのメモリアクセス特性に応じてSTT-RAMキャッシュに書き込むラインサイズを伸長するライトラージ・バイパス機構を提案しその有効性を明らかにしている．
また，CNFETを用いたRTLレベルの取り組みに於いては，昨年までに構築したCNFETを用いて設計した基本論理ゲートの等遅延化を行い，組み合わせ論理回路設計と評価，並びに遅延素子挿入に基づく，ウェーブパイプライン化手法の検討を行った．評価の結果，従来手法と比較して少ない設計コスト・労力で，高いスループットと低消費電力化が実現可能であることを示した．
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| Current Status of Research Progress |
Current Status of Research Progress
3: Progress in research has been slightly delayed.
Reason
CNFETを用いたモデル．回路評価の精度向上，アーキテクチャレベルの検討における成果発表を2017年4月に行う事を目的に研究計画を変更し，補助事業期間の延長申請を行い受理されているため，引き続き目標達成に向けて研究を遂行する予定でいる．
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| Strategy for Future Research Activity |
上記のとおり，研究計画の見直しを行い，補助事業期間の延長申請を行い，受理されている．
設計・評価のために作製したモデルが一部不安定だったため，現在これらの精度向上に対する検討をすすめている，新規デバイスの技術革新は早いことから，適宜新規デバイスの研究開発動向調査等を行い，当初計画通りに研究を進める予定でいる．
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| Causes of Carryover |
成果発表の計画が遅れ，2017年4月に開催された国際会議で発表を行った．
上記の理由に加えて，RTLレベルの検討において，評価に用いた遅延・電力モデルに改善の余地があり，同レベルにおける進捗に遅れが生じた．これに伴い，本検討における成果発表・調査旅費の執行が当初計画より遅れたため．
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| Expenditure Plan for Carryover Budget |
研究計画を変更し，研究期間の延長申請を行い受理されている．
今年度は成果発表に加えて，RTLレベル検討におけるモデルの精度向上のための資料・研究動向調査ならびに，成果発表を行う予定でいる．
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