2017 Fiscal Year Annual Research Report
Element technology for nanoelectronics devices using atomic layer silicide semiconductor
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15K13368
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| Research Institution | National Institute of Advanced Industrial Science and Technology |
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Principal Investigator |
内田 紀行 国立研究開発法人産業技術総合研究所, ナノエレクトロニクス研究部門, 主任研究員 (60400636)
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| Co-Investigator(Kenkyū-buntansha) |
多田 哲也 国立研究開発法人産業技術総合研究所, ナノエレクトロニクス研究部門, 研究グループ付 (40188248)
宮崎 吉宣 国立研究開発法人産業技術総合研究所, ナノエレクトロニクス研究部門, 産総研特別研究員 (30610844) [Withdrawn]
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| Project Period (FY) |
2015-04-01 – 2018-03-31
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| Keywords | シリサイド / クラスター凝集 / ナノエレクトロニクス |
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| Outline of Annual Research Achievements |
本研究では、Si表面上にエピタキシャル形成した遷移金属内包Siクラスター（M@Sin）を単位構造とする数原子層の新規シリサイド半導体の有する高密度ドナー準位（～1021 cm-3）の起源を明らかにし、既存のSi材料科学では到達できない、「数原子層の空間に1021cm-3を超えるキャリアを発生する」ことで、極限のドーピング技術を追及する。そのうえで、（１）フェルミレベルコントロール可能な原子層シリサイドとSiとの界面準位を持たない接合形成、（２）電界や電荷注入による原子層シリサイドのバンドギャップ制御、を実証し、Siナノエレクトロニクスの革新的な要素技術の開発を目指す。この目的のために、従来レーザーアブレーションを用いて作製していたM@Sin膜を高品質化することが必要不可欠であり、半導体産業でも用いられるCVD法で、モノシランガスとフッ化タングステンガスを原料にして、タングステン内包Siクラスター膜（W@Sin膜）を製膜した。CVD法で製膜した非晶質のW@Sin膜は、700℃の熱処理でSi表面上で、W@Sinが配列しおよそ10nmまでエピタキシャル成長し、レーザーアブレーション膜よりも局所的なW@Sinの組成がよく制御されていると考えられる。このW@Sinエピタキシャル膜とSiの積層構造に対して、接合特性を評価すると、エピタキシャル層は、0.3eVのエネルギーギャップを持ち、ドナー準位深さが0.1eVの新しいシリサイド半導体であることが判明した。エピタキシャル層をSiと金属電極の間に挟み込むことで、Siと金属にの間に発生するショットキー障壁を低減でき、原子層薄膜で接合抵抗を低減する技術を開発することができた。これは、Siエレクトロニクスにおけるデバイスの低消費電力化のための革新的な要素技術である。
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