時間軸を利用して超高密度信号配線ネットワークを実現する疑似三次元集積回路技術

2015 Fiscal Year Research-status Report

• Project/Area Number: 15K13962
• Research Institution: Tohoku University
• Principal Investigator: 小谷 光司 東北大学, 工学(系)研究科(研究院), 准教授 (20250699)
• Project Period (FY): 2015-04-01 – 2017-03-31
• Keywords: 擬似三次元集積 / 集積回路 / 時間軸

Outline of Annual Research Achievements

時間軸を用いた疑似三次元集積回路アーキテクチャの具体的な構成を確立するために，機能を瞬時に切り替えられる信号処理回路と時間的配線を担う一時記憶回路からなる「基本ノード」を実現し，同一の基本ノードを規則的に配置した標準的なアーキテクチャを想定し，その有効性を検証するとともに，アーキテクチャを最適化することを目的として研究を実施した。具体的に平成27年度は，「基本ノード」に関し，以下の研究を実施した。
(1) 基本ノード構成の検討：機能を瞬時に切り替えられる信号処理回路と時間的配線を担う一時記憶回路からなる「基本ノード」の構成を検討した。信号処理機能，時間配線機能とも，汎用性と回路規模・面積はトレードオフの関係にある。検討の結果，一般的な平面配線と，疑似三次元配線の差異を明確化するために，ニューラルネットにおいて，左右隣接ニューロン間結合に限定した一般的な二次元構成と，上下左右隣接ニューロン間結合を有する三次元構成を比較対象とすることとした。基本ノードの信号処理機能は，可変シナプス結合機能とニューロン機能となる。一時記憶機能は，層間配線ネットワークに相当し，記憶回路が必要となる。そこで，基本的な検証の確実性を重視し，信頼性の高いデジタル回路により信号処理回路を実装し，スタティック回路によって記憶回路を実装することに決定した。
(2) 基本ノード設計および評価：基本ノードの信号処理機能および時間配線機能をデジタル・スタティック回路で実現することとしたため，まずは，基本回路をプログラマブルロジックデバイスであるFPGAにて実装することとした。信号処理機能として加算・乗算回路を，時間配線機能を担う記憶回路としてSRAMによる実装を検討した。FPGA設計環境を駆使し，シミュレーションにより動作を検証すると共に回路の最適化を検討した。

Current Status of Research Progress

3: Progress in research has been slightly delayed.

Reason

当初，研究協力者として，研究室配属の大学院生を配する予定であったが，研究室内事情により大学院生の配属がなかったため，基本的に研究代表者一名で研究を実施することになった。そのため，当初予定していた，設計検討に工数が必要なフルカスタム設計での集積回路設計試作を断念した。その分の進捗が遅れる結果となった。しかしながら，本年度の研究の成果として，基本ノード構成としてデジタルかつスタティック回路を採用することに決定したため，設計評価は市販のFPGAで実施できることになり，大学院生の参加がなくとも研究の遂行ができることになった。

Strategy for Future Research Activity

当初の計画通り，時間軸を用いた疑似三次元アーキテクチャ全体の構成を最適化し，設計・試作を通して評価するとともに，将来的により複雑な汎用構成に対応するための方策など，実用化に対する課題を抽出する。具体的には以下の２項目の検討を行う。すなわち，「具体的な疑似三次元信号処理回路の検討」および「実用化に対する課題抽出」である。
なお，平成27年度と同様，FPGAにより基本的な設計評価を実施することとする。大学院生が配属され，その協力が得られるなど，研究能力に余裕があれば，フルカスタム設計での集積回路設計試作を実施するものとする。

Causes of Carryover

次年度使用額は，主に，疑似三次元集積回路の基本ノード設計検討をフルカスタム設計からFPGA設計に変更したため，フルカスタムチップ試作費や関連する物品費分が減額となり生じたものである。

Expenditure Plan for Carryover Budget

本格的にFPGA設計を進める上では，更なるFPGA設計検証環境の整備が必要であり，必要なソフトウェアの購入などに充てる予定である。また，当初予定の額と合わせ，次年度に計画している研究の遂行に使用する。