2017 Fiscal Year Research-status Report
Si基板上光学素子作製のための低損失バッファー層の開発と高機能デバイスの実現
| Project/Area Number |
15K20960
|
|---|
| Research Institution | Tokyo Institute of Technology |
|---|
Principal Investigator |
星井 拓也 東京工業大学, 工学院, 助教 (20611049)
|
|---|
| Project Period (FY) |
2015-04-01 – 2019-03-31
|
| Keywords | MBE / III-V族化合物半導体 |
|---|
| Outline of Annual Research Achievements |
極薄バッファー層を用いたSi基板上III-V族化合物半導体結晶成長は、省資源・低コストの工学素子作製および光電気集積回路の実現に有望である。一般的にIII-V族化合物半導体はSiとの格子定数差が大きく、安定した結晶成長を行うことが難しいが、Si(111)基板上のInAsについては10%以上の格子定数差を持つにもかかわらず高品質な大面積結晶成長が可能であることが報告されている。このInAs層をバッファー層として用いるにあたって、上層の半導体とのヘテロ界面の欠陥を抑制するためにInAs薄膜の実効的な格子定数が重要となる。そこで本年度はMBE装置をもちいてSi(111)基板上に成長した2~10MLのInAs層の面内ひずみを評価した。
ラマン分光法によりInAs層に導入されたひずみを評価したところ、成長初期には面内に~1.7%の圧縮ひずみが導入されており、10MLまで成長させたInAs膜には~0.4%の引張ひずみが導入されていることがわかった。これはバルクのInAsを基準としたひずみであるので、格子定数に換算すると5.94~6.09Åに相当する。先行研究で示唆されているようにSi(111)上InAs薄膜は成長界面で大きく緩和していることが伺えるが、残留しているひずみが膜厚の増加により緩和していくことが示された。10MLの成長でSi基板上で期待される圧縮ひずみではなく引張ひずみとなったことについては更なる検証が必要である。
膜厚によりひずみが変化することから、上層の半導体の格子定数に応じた膜厚を選択することである程度の柔軟性を持った積層構造の設計が可能になると考えられる。たとえばGaSbの格子定数は6.10Åであるので、10ML程度のInAs層をバッファー層としてもちいることで、格子定数差のほとんどない状態で結晶成長が行えることが期待される。
|
| Current Status of Research Progress |
Current Status of Research Progress
3: Progress in research has been slightly delayed.
Reason
MBEの修理などが一通り完了し結晶成長が可能となったことでInAs膜の成長と評価を行うことが出来たが、最適化が十分でなく平坦なInAs膜が得られていない。十分に平坦なInAs膜はGaSb/InAs/Si積層構造を用いたデバイス作製および評価にあたって重要であるため、成長条件の最適化が必要である。
|
| Strategy for Future Research Activity |
まずはSi基板上InAs膜の平坦化を行う。Si基板のフラッシングに必要な設定基板温度が上昇してきていることから、基板加熱機構の熱的接触不良が疑われるため、加熱機構の改修を行った後、成長条件の最適化を行う。その後、得られた平坦InAs膜上へのGaSb成長を行い、基礎的な評価を行う。
|
| Causes of Carryover |
設備導入についてはおおよそ計画通りに進んでいたが、今年度に行った修理の一部を別予算から支出することになったことや、修理による実験の遅延で金属材料などの備品購入が予定より少なくなったために、次年度使用額が生じた。
次年度使用額は基板加熱機構の改修と、半導体基板などの消耗品に資する予定である。
|
