2016 Fiscal Year Research-status Report
ガロア体算術演算に基づくVLSIデータパスの形式的設計技術の開拓（国際共同研究強化）
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15KK0001
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| Research Institution | Tohoku University |
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Principal Investigator |
本間 尚文 東北大学, 電気通信研究所, 教授 (00343062)
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| Project Period (FY) |
2016 – 2017
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| Keywords | 計算機システム |
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| Outline of Annual Research Achievements |
本研究では，ガロア体上の算術演算として記述される攻撃対策を施した耐タンパー性暗号プロセッサの形式的設計技術の確立を目指し，その形式的記述・検証手法を開発した．また，その応用として高効率な耐タンパー性暗号プロセッサの設計・開発を行った．特に，近年暗号プロセッサに物理的に直接アクセスして秘密情報を奪うサイドチャネル攻撃の脅威が急速に高まっている一方で，サイドチャネル攻撃耐性を有する暗号プロセッサの設計は高度に専門的な知識が必要とされ，またその機能検証も困難な状況であることから，そうしたサイドチャネル攻撃対策を研究対象として，下記の2項目の研究を推進した．
(I) サイドチャネル攻撃対策を施した暗号プロセッサの形式的設計・検証手法の開発
これまでに開発したガロア体上の算術演算回路の形式的設計・検証手法を拡張して，サイドチャネル攻撃に耐性を有する暗号プロセッサの形式的設計・検証手法を開発した．ここでは，特に代表的なマスキングを実現するアルゴリズムレベルおよび論理回路レベルでの対策を対象とした．それらは，AES等の暗号化・復号処理全体がガロア体上の演算として代数的に記述されるのと同様に，代数的な表現が可能であり，GF-ACGによるデータパス全体の記述・検証が可能である．開発した設計手法から得られる暗号プロセッサのセキュリティプロパティ評価に関して，仏国Telecom ParisTechのJean-Luc Danger教授らと連携した．
(II) サイドチャネル攻撃対策を施した暗号プロセッサの設計・試作
上記設計・検証手法の応用として，先端的な耐タンパー性暗号プロセッサの設計・評価を行った．特に，現在の国際標準暗号であるAES（Advanced Encryption Standard)および次世代の軽量暗号であるPRINCEを対象として設計・試作評価を行った．
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
当初計画していた成果が得られている．すなわち，(I) サイドチャネル攻撃対策を施した暗号プロセッサの形式的設計・検証手法の開発および(II) サイドチャネル攻撃対策を施した暗号プロセッサの設計・試作について，すでに以下の成果が得られている．
(I) サイドチャネル攻撃対策を施した暗号プロセッサの形式的設計・検証手法の開発
これまでに開発したガロア体上の算術演算回路の形式的設計・検証手法を拡張して，サイドチャネル攻撃に耐性を有する暗号プロセッサの形式的設計・検証手法を開発した．ここでは，特に代表的なマスキングを実現するアルゴリズムレベルおよび論理回路レベルでの対策を対象とした．それらは，AES等の暗号化・復号処理全体がガロア体上の演算として代数的に記述されるのと同様に，代数的な表現が可能であり，GF-ACGによるデータパス全体の記述・検証が可能である．開発した設計手法から得られる暗号プロセッサのセキュリティプロパティ評価に関して，仏国Telecom ParisTechのJean-Luc Danger教授らと連携した．
(II) サイドチャネル攻撃対策を施した暗号プロセッサの設計・試作
上記設計・検証手法の応用として，先端的な耐タンパー性暗号プロセッサの設計・評価を行った．特に，現在の国際標準暗号であるAES（Advanced Encryption Standard)および次世代の軽量暗号であるPRINCEを対象として設計・試作評価を行った．
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| Strategy for Future Research Activity |
現時点では研究を遂行する上での大きな問題点はないため，今後も研究計画にしたがって推進していく．具体的には以下の2項目について研究を引き続き推進していく．
(I) サイドチャネル攻撃対策を施した暗号プロセッサの形式的設計・検証手法の開発
開発した設計手法から得られる暗号プロセッサのセキュリティプロパティ評価に関して，仏国Telecom ParisTechのJean-Luc Danger教授らと連携し，さらにその適用範囲の拡大を検討する．
(II) サイドチャネル攻撃対策を施した暗号プロセッサの設計・試作
前年度設計したAESの試作に向けて，性能評価を進める．また，前年度試作したPRINCEの実装安全性評価を実施するとともに，効率的な対策技術を検討する．
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