2005 Fiscal Year Annual Research Report
通信理論に基づくオンチップ超高速ナノスケールネットワークの開発
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16206034
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| Research Institution | Tokyo Institute of Technology |
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Principal Investigator |
益 一哉 東京工業大学, 精密工学研究所, 教授 (20157192)
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| Co-Investigator(Kenkyū-buntansha) |
岡田 健一 東京工業大学, 精密工学研究所, 助手 (70361772)
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| Keywords | 伝送線路 / 集積回路 / 微細配線 / 高速信号伝送 / 低消費電力 / システムオンチップ / ネットワークオンチップ / 配線長分布 |
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| Research Abstract |
あらゆる情報がグローバル化パーソナル化するユビキタス情報化社会において、そのハードウエアを支えるのは、ナノメータレベルまで微細化しているSi CMOS集積回路である。2013年には最小加工寸法(テクノロジーノード)35nmで、チップ面積(20mm角)上に108個のトランジスタを集積(Integration)し、これを20GHzのクロック信号で動作させようとしている。LSIはこれまでスケーリング則を指導原理として微細化し、高速化、高集積化、高性能化、低消費電力化を実現しナノメータスケール集積世代に突入した。
本研究は、信号伝達・伝送の本質が通信にあることに着目し、トランジスタからトランジスタを接続する配線、リピータ、ハブ、ルータを一つの通信路として考え、まず通信路の帯域幅とS/N比から決定する通信路容量により配線システムの評価を行う。許容される伝播遅延時間と情報伝送量の要求から、各通信路部分における通信路容量の設計を行う。必要な通信路容量に基づいて最適な配線網構造や誤り訂正能力を持つ低消費電力回路設計・試作を行う。これらの結果をもとに、ネットワークオンチップにも適用可能な物理設計手法の構築を行う。
本年度は、送端受端回路(Tx/Rx)およびバス方式について検討を行った。従来のシリアル伝送回路では、遅延(レイテンシ)が大きいことが最大の問題であった。シリアル伝送に用いられる10B8B回路は遅延が大きく、まず一段で構成できるプリエンファシス回路およびイコライザ回路の検討を行った。180nmCMOSプロセスによりLSI試作を行い、3Gbpsの信号伝送を実測により確認した。性能指標である遅延・消費電力積において、世界最高性能を達成した。
また、バス方式として、ゼロクロストークバス構造を開発した。差動伝送線路を交差させることにより、信号間の漏話(クロストーク)を削減できることを発見した。40%程度の配線面積の削減を可能とした。実測により、高周波伝送特性を確認した。時間軸測定により、クロストークの削減を確認した。また、伝送線路と駆動回路の結合方式として、クロストークバス構造を検討した。90nm程度では送端結合部分が大きくなる。受端部分はMOSFETのゲート容量による結合を用いることにより、信号伝播特性を劣化させずに、信号を取り出せることを確認した。
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