2006 Fiscal Year Annual Research Report
通信理論に基づくオンチップ超高速ナノスケールネットワークの開発
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16206034
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| Research Institution | Tokyo Institute of Technology |
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Principal Investigator |
益 一哉 東京工業大学, 統合研究院, 教授 (20157192)
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| Co-Investigator(Kenkyū-buntansha) |
岡田 健一 東京工業大学, 統合研究院, 助手 (70361772)
佐藤 高史 東京工業大学, 統合研究院, 教授 (20431992)
天川 修平 東京工業大学, 統合研究院, 助手 (40431994)
石田 光一 東京工業大学, 統合研究院, 助手 (30431993)
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| Keywords | 伝送線路 / 集積回路 / 微細配線 / 高速信号伝送 / 低消費電力 / システムオンチップ / ネットワークオンチップ / 配線長分布 |
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| Research Abstract |
あらゆる情報がグローバル化パーソナル化するユビキタス情報化社会において、そのハードウエアを支えるのは、ナノメータレベルまで微細化しているSi CMOS集積回路である。2013年には最小加工寸法(テクノロジーノード)35nmで、チップ面積(20mm角)上に108個のトランジスタを集積(Integration)し、これを20GHzのクロック信号で動作させようとしている。LSIはこれまでスケーリング則を指導原理として微細化し、高速化、高集積化、高性能化、低消費電力化を実現しナノメータスケール集積世代に突入した。
本研究は、信号伝達・伝送の本質が通信にあることに着目し、トランジスタからトランジスタを接続する配線、リピータ、ハブ、ルータを一つの通信路として考え、まず通信路の帯域幅とS/N比から決定する通信路容量により配線システムの評価を行う。許容される伝播遅延時間と情報伝送量の要求から、各通信路部分における通信路容量の設計を行う。必要な通信路容量に基づいて最適な配線網構造や誤り訂正能力を持つ低消費電力回路設計・試作を行う。これらの結果をもとに、ネットワークオンチップにも適用可能な物理設計手法の構築を行う。
本年度は、線路設計に関して伝送損失とクロストークを総合的に評価する指標を提案し、線路構造最適化の手法を明らかにした。
また回路に関しては、昨年度から検討を行った送端受端回路(Tx/Rx)およびバス方式についてより詳細に検討した。また、昨年度は180nmCMOSプロセスを利用したが今年度は90nm CMOSプロセスを利用しより高性能化を図った。線路長5mmとし、1mm毎に送受信回路を設け多対多回路である。送受信一体回路とし、消費電力6.9mWで伝送レート8Gbpsを実現した。5mm伝送のときの遅延時間は110psecであり、通常のRC線路で構成したときの1/4である。また、回路面積は50μm×40μmであり、これまでに開発してきたLVDS形式の回路の約1/5の面積を実現した。
最終年度に向けて、ネットワークオンチップに適用可能な物理設計指針の構築を目指している。
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