2004 Fiscal Year Annual Research Report
C言語による仕様記述からの非同期式VLSIシステム論理設計自動化に関する研究
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16700050
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| Research Institution | The University of Aizu |
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Principal Investigator |
齋藤 寛 会津大学, コンピュータ理工学部, 講師 (50361671)
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| Keywords | 非同期式VLSIシステム / 設計自動化 |
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| Research Abstract |
初年度にあたる今年度は、はじめに、非同期式VLSIシステム論理設計自動化の全体のフローを策定した。入力仕様の定義、合成の段階、出力の定義が該当する。次に、合成を演算のスケジューリング、回路部品の割り当て、制御合成の各段階にわけた。このうち、演算のスケジューリングと制御合成を中心に研究を行った。
演算のスケジューリングでは、従来の同期式回路設計で用いられるスケジューリング手法の適用を考慮した。同期式回路設計における演算スケジュールは、クロックサイクルをベースに行う。しかし、非同期式回路ではクロック信号が存在しないので、直接的な適用によって得られた演算スケジュールは、非同期式回路の性質を十分に享受できない、あるいは計算に時間がかかるといった問題が生ずる。この問題を解決するために、演算スケジュールの計算法を新たに提案した。提案された手法をプログラミング言語で実装し、評価を行った。従来手法と比べて、性能の低下のない演算スケジュールが短時間で決定できるようになった。また、スケジューリング部分に関する自動化が実現された。
従来の制御回路合成手法では、規模の大きな回路を合成することが困難であったため、ここでは、演算スケジュールを満足する制御回路を短時間で合成する手法を提案した。この手法では、各演算にセルコントローラと呼ばれる小さな制御回路を割り当てることによって全体の制御回路を合成する。セルコントローラ自体は、非常に小さな回路なので、制御にかかる時間(制御信号生成時間)を抑えることができる。また、割り当てられるセルコントローラの数を抑えるための最適化手法を提案した。この最適化手法では、演算スケジュールにおける最長実行時間を変えない範囲で、複数の演算を1つのセルコントローラで同時に制御することを実現する。なお、この手法の評価は来年度に行う予定である。
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