C言語による仕様記述からの非同期式VLSIシステム論理設計自動化に関する研究

2005 Fiscal Year Annual Research Report

• Project/Area Number: 16700050
• Research Institution: The University of Aizu
• Principal Investigator: 齋藤 寛 会津大学, コンピュータ理工学部, 講師 (50361671)
• Keywords: 非同期式VLSIシステム / 設計自動化

Research Abstract

本課題では、C言語によって記載された仕様記述より、非同期式VLSIシステムの論理設計を自動合成する手法の実現を目的に研究を行った。平成17年度は、前年度までに提案した各手法を統合しCADシステムを実装することと、提案した手法の評価を基に更なる最適化手法の検討を目的として研究を行った。
まずCADシステムのフロントエンドとして、C言語から合成手法の入力となるData Flow Graph(DFG)を生成する部分を実装した。フロントエンドは、COINSとよばれるコンパイラインフラストラクチャを用いて、仕様記述の構文解析を行い、高水準中間表現HIRを生成する。次に、生成されたHIRからXML形式でDFGを生成する。データパス回路合成部は、演算のスケジューリングと資源の割り当てからなる。スケジューリングには、前年度に提案した非同期式回路用に改良したForce-Directed Scheduling(FDS)アルゴリズムを用いた。提案したFDSアルゴリズムを実装し、フロントエンドと統合した。資源割り当てアルゴリズムの実装は今後の課題である。制御回路合成部は、前年度に提案した制御回路合成手法を実装した。この手法は、セルコントローラとよばれる小さな制御回路を組み合わせることによって、所望の制御回路を合成する。
前年度に提案したスケジューリング手法は、規模の大きな仕様記述を短時間で合成することを重視したため、性能やコストの面で最適でない回路が合成されることがあった。この問題を解決するために、線形計画法によるスケジューリング手法を検討した。線形計画法は与えられた制約のもと、目的関数を最大、最小とする解をえることができる。非同期式回路の性質を考慮しながら制約を列挙する手法を検討したが、実装と評価は今後の課題である。