2017 Fiscal Year Annual Research Report
Verification of a clocking scheme that enables operation based on typical-case delays
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16H02797
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| Research Institution | National Institute of Informatics |
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Principal Investigator |
五島 正裕 国立情報学研究所, アーキテクチャ科学研究系, 特任教授 (90283639)
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| Co-Investigator(Kenkyū-buntansha) |
塩谷 亮太 名古屋大学, 工学研究科, 准教授 (10619191)
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| Project Period (FY) |
2016-04-01 – 2019-03-31
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| Keywords | ディジタル回路 / 二相ラッチ / タイミング故障検出 / 製造ばらつき / クロッキング |
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| Outline of Annual Research Achievements |
半導体製造プロセスの微細化に伴い，素子のランダムなばらつきが問題となっている．これに対して我々は，動的タイム・ボローイングを可能とするクロッキング方式を提案してきた．この方式では，あるステージの遅延がクロック周期を超えた場合，超過時間を次のステージへと繰り越すことができる．その結果，素子ごとの遅延のばらつきは大数の法則によって平均化され，平均遅延（で決まるクロック周期）での動作が可能となる．
この目的を達成するには，単相フリップ・フロップを用いたクロッキング方式向けに記述された通常のハードウェア設計記述を，提案のクロッキング方式向けの記述に自動的に変換する自動変換ツールが必要である．このツールでは，単相フリップ・フロップ向けの回路における1ステージ分の組み合わせ回路を，二相ラッチ向けに上流/下流に二分する必要がある．
前年度には，この分割位置の決定を，探索アルゴリズムではなく，市販のツールのリタイミング機能によって行う可能性が発見されたが，評価したところ，いずれも漸進的であり，回路遅延の半分ほどのリタイミングは行えないことが判明した．
当該年度には，この問題を効率よく解くことができるアルゴリズムを開発した．具体的には，この問題は，逆方向カット・エッジを持たない最小カットを求める問題と定式化できることを発見した．その結果，既存の最大フロー最小カットアルゴリズムを用いて解くことができる．このアルゴリズムをツールに実装し評価した結果，実用的な回路に対して実用的な時間内に求解できることを確認した．
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| Current Status of Research Progress |
Current Status of Research Progress
3: Progress in research has been slightly delayed.
Reason
通常のハードウェア設計記述を提案のクロッキング方式向けの記述に自動的に変換する自動変換ツールの開発において，単相フリップ・フロップにおける1ステージ分の組み合わせ回路を二相ラッチ向けに上流側/下流側に二分する必要がある．この際，単に遅延において二分するだけでなく，挿入される逆相ラッチが少なくなる分割位置を見つけることが望ましい．
長年にわたり，探索によって最適な分割位置を見つける方法を試してきたが，現実的な時間内に解くことができなかった．前年度には，市販のツールのリタイミング機能によって可能との情報を得，試してみたが，条件を満足するものではなかった．
当該年度には，効率よく解くことができるアルゴリズムを開発したが，遅れを取り戻すには至っていない．
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| Strategy for Future Research Activity |
今後は，RISC-V ISA に基づくスカラ・プロセッサ Rocket に対して，開発したアルゴリズムを適用したうえで，FPGA に実装し，動作確認を行う．
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