2016 Fiscal Year Annual Research Report
高ディペンダビリティと高エネルギー効率を両立するコンピューティング基盤の構築
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16J08694
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| Research Institution | Kyoto University |
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Principal Investigator |
塩見 準 京都大学, 情報学研究科, 特別研究員(DC1)
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| Project Period (FY) |
2016-04-22 – 2019-03-31
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| Keywords | 電子デバイス・機器 / 省エネルギー / 低消費電力設計 / ディペンダブル・コンピューティング |
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| Outline of Annual Research Achievements |
オンチップメモリはコンピューティング基盤を支えるマイクロプロセッサのディペンダビリティおよびエネルギー効率に大きな影響を与える回路素子である。平成28年度は下記の4つの課題に取り組んだ。これらの課題遂行のために東京大学大規模集積システム設計教育研究センターを経由して65nm SOTBプロセステクノロジおよび設計CADツールを利用した。
1）高エネルギー効率、高ディペンダビリティを実現するオンチップメモリの回路構造の解明に取り組んだ。メモリを構成するすべての回路をディジタル回路のみで実装することで、ディペンダビリティの高いオンチップメモリ構造を実現した。メモリ稼働時に信号経路上の論理ゲートのみ稼働するようメモリ回路を設計することでオンチップメモリの動的消費エネルギーを効果的に削減した。
2）メモリを構成する論理セルの高さとして、設計ルールが許容する最小の高さで設計することでメモリの面積効率改善を行った。
3）上記メモリを搭載したRISCプロセッサの性能測定を行い、電源電圧0.3Vに対しプロセッサが安定動作することを確認した。次に当該プロセッサの電源電圧およびバックゲート電圧を調節し、与えられた要求動作速度に対し消費エネルギーが最小になる電圧条件でプロセッサを動作させた。その結果391kHから47.5MHzの要求動作速度に対しプロセッサが消費エネルギー最小点で動作可能であることを実証した。
4）3点目の課題で述べた電源電圧およびバックゲート電圧の調節技術を、プロセッサのロジック部およびメモリ部に対し独立して適用した。ロジック部およびメモリ部に対し一様に電源電圧およびバックゲート電圧を調節する従来技術と比較し、ロジック部およびメモリ部の独立電圧制御により、最大16%の消費エネルギー削減を確認した。
これらの成果に関し、国際会議4件、国内会議2件で発表し、論文誌での発表2件を準備中である。
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| Current Status of Research Progress |
Current Status of Research Progress
1: Research has progressed more than it was originally planned.
Reason
初年度の目標は、集積回路のディペンダビリティおよびエネルギー効率を表す解析モデルの構築であった。本年度は、当初の研究計画の見直しを行い、組み込みプロセッサのSRAMに焦点を当て、高ディペンダビリティおよび高エネルギー効率を実現するオンチップメモリ回路の提案、実装および性能測定を行った。プロセッサのエネルギー効率が高くなる極低電圧領域で安定して動作するメモリ構造を検討し、その極低電圧領域における安定性を定量的に評価した。メモリの実装方法としてセルベース設計を導入し、記憶容量等多様な要求に対し迅速にオンチップメモリを設計する環境を実現した。設計ルールが許容する最小の高さで論理セルを設計することでメモリの面積コストを低減する手法を提案し、論理セルの最小の高さを決定する理論モデルの構築を行った。さらに、65nm SOTB プロセステクノロジを用い、当該メモリを搭載したRISCプロセッサを開発し、オンチップメモリの最低動作電圧をプロセッサのその他の回路部分と同等まで下げられることを実測に基づき確認した。さらにプロセッサの電源電圧およびバックゲート電圧の同時調節によりプロセッサの消費エネルギー削減が可能であることを実測に基づき示した。オンチップメモリの理論的解析、プロセッサへの組み込み、実測に基づく検証、チップ製造後の電圧制御技術の提案を行った点が、当初の計画以上に進展したと判断した理由である。
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| Strategy for Future Research Activity |
初年度で設計したプロセッサに対し、4点目の課題点で述べた電源電圧およびバックゲート電圧の動的調節技術の開発に取り組む。プロセッサが実行するアプリケーション、チップの経年劣化、チップ温度に応じて、プロセッサの消費エネルギーを最小化する電源電圧およびバックゲート電圧の組が変動することをシミュレーションおよび実測で確認している。温度、消費電流、クリティカルパス遅延をモニタしながら、プロセッサの電圧を動的に制御し、プロセッサが常にエネルギー最小点で動作する制御アルゴリズムの開発を行う。具体的には、プロセッサのロジック部およびメモリ部の電源電圧およびバックゲート電圧を独立に制御し、いずれの部位もエネルギー最小点で動作する制御アルゴリズムの開発を行う。
また、初年度では東芝のプロセッサコアライセンスを使用し、当該オンチップメモリを実装したRISCプロセッサの開発を行なった。平成29年度では、CPUアーキテクチャとして世界的に認知されてるRISC-Vプロセッサコアに対し当該オンチップメモリの実装を行う。65nmまたは28nmプロセスで上記プロセッサの設計を行い、上述の電圧制御技術の適用を行う。また、初年度の研究成果をまとめ、論文誌投稿を行う。
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