2017 Fiscal Year Annual Research Report
| Project/Area Number |
16J12063
|
|---|
| Research Institution | Shizuoka University |
|---|
Principal Investigator |
藤森 卓巳 静岡大学, 創造科学技術大学院, 特別研究員(DC1)
|
|---|
| Project Period (FY) |
2016-04-22 – 2019-03-31
|
| Keywords | 光再構成型ゲートアレイ / ホログラムメモリ / 耐放射線プログラマブルデバイス / トータルドーズ |
|---|
| Outline of Annual Research Achievements |
今年度は、光再構成型ゲートアレイVLSIの実放射線試験を実施した。さらに、レーザ、ホログラムメモリを加えたパッケージでの評価を行った。加えて、光再構成型ゲートアレイにおける高速スクラビングの性能向上に関する研究とホログラムメモリの計算を高速化する研究、並列処理指向ゲートアレイアーキテクチャに関して研究を行った。
光再構成型ゲートアレイVLSIにおいて、ガンマ線を用いてトータルドーズ耐性の評価を行い、少なくとも600Mradのトータルドーズ耐性を持つことを実証した。このトータルドーズ耐性は、既存の耐放射線FPGAが持つトータルドーズ耐性の600倍の値である。放射線を照射したVLSIでは、僅かな性能劣化はみられるものの、ゲートアレイのリソースとコンフィギュレーションの機能は正常に動作しており、さらなる放射線が入射したとしても動作できることが期待できる。さらに、レーザとホログラムメモリを組み合わせた光再構成型ゲートアレイのパッケージとして、200Mradのトータルドーズ耐性を実現できることを実証し、論文として発表した。加えて、実放射線環境で動作させた状態での評価に向けて、パッケージとリモートでの評価システムを構築した。
高速スクラビングに関する研究では、ホログラムメモリの大容量性を活用したマルチコンテキストでの運用を提案した。この手法は、異なるゲートアレイリソースを用いた多数の同一回路を用いて、それらを順にダウンロードすることで、故障を検出してからエラーのリペアをシームレスに行うことができる。加えて、光再構型ゲートアレイVLSIの受光回路において、フォトダイオードの制御信号をなくし、非同期な光バス構造を採ることで回路構成速度を高速化するアーキテクチャを提案した。さらに、レーザを用いてソフトエラーをエミュレートして高速スクラビングの性能を評価し、その結果を論文として発表した。
|
| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
本研究では、光再構成型ゲートアレイVLSIのトータルドーズ耐性が既存の耐放射線FPGAの600倍にも達することを実証した。また、レーザとホログラム、プログラマブルゲートアレイVLSIを組み合わせたパッケージとしても既存の耐放射線FPGAの200倍の耐性を持つことを実証している。それらに加え、高速スクラビングに関する研究においては、ホログラムメモリの大容量性を活用したマルチコンテキストでの運用を提案した。この手法は、異なるゲートアレイリソースを用いた多数の同一回路を用いて、それらを順にダウンロードすることで、故障を検出してからエラーのリペアをシームレスに行うことができる。さらに、レーザを用いてソフトエラーをエミュレートして高速スクラビングの性能を評価し、その結果を論文として発表した。以上より、トータルドーズ耐性とソフトエラー耐性に関して共に耐性の実証が進んでいることから、おおむね順調に進展している。
|
| Strategy for Future Research Activity |
トータルドーズ耐性に関しては、引き続き吸収線量が増加した場合の劣化の評価を行う。また、その際に照射中のコンディションによって大きな違いが出るのか詳細な評価を行っていきたい。ソフトエラー耐性に関しては、アメリシウムを用いて放射線試験を行い耐性評価を実施していく。そして、アルファ線源とガンマ線源を用いた環境にて、光再構成型ゲートアレイシステムへTMR実装を行い、ソフトエラー耐性、トータルドーズ耐性の総合評価試験を行う。また、TMR実装に用いる光再構成型ゲートアレイ向けの配置配線ツール等は改良を行っていく。
|
