2017 Fiscal Year Research-status Report
FPGAコンピューティングにおける機能安全を考慮した設計基盤の構築
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16K00076
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| Research Institution | Nagasaki University |
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Principal Investigator |
柴田 裕一郎 長崎大学, 工学研究科, 准教授 (10336183)
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| Project Period (FY) |
2016-04-01 – 2019-03-31
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| Keywords | FPGA / 冗長化 / 機能安全 |
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| Outline of Annual Research Achievements |
昨年度はFPGAにおける論理回路実装時の資源割り当てに多様性を導入することで異種冗長設計アプローチを提案し、その効果を論理関数単位でシミュレーションおよび実機実験により示したが、さらに論理関数単位の多様化の効果が制御の演算全体に対してどのように影響するのかを平均故障間隔の解析により明らかにした。この結果、論理関数の連結数が大きくなるほど多様化の効果も大きくなり、共通故障割合の値が小さくなることが導かれ、一般的な制御回路の規模では提案手法の導入により平均故障間隔が10倍以上改善することを示した。これらの成果の一部は国際論文誌に発表した。また、これまでに検討したFPGAの資源割り当て以外の冗長設計への多様性の導入手法として、ステートマシンにおける状態符号化への多様性導入を取り上げ、その設計環境と実験環境の構築を開始した。これにより、これまでの手法が論理関数を対象としていたのに対し、順序回路へと適用範囲を広げることが可能になる。また、とりわけ機能安全が重視される産業用制御機器への応用にあたっては、既存の設計環境による設計資産をどのようにFPGA設計に生かすかが課題となることから、産業用制御機器で広く用いられているファンクションブロックダイアグラム（FBD）記述から高位合成を用いてFPGA回路へ変換する手法に関する検討も行った。この結果、単純な高位合成ではハードウェア規模の面で大きな制約が生じることが分かった。そこで、FBD記述をそのままFPGAハードウェアに変換するのではなく、中間的なアーキテクチャ構造をFPGA上に設け、そのアーキテクチャ上へFBD記述をマッピングする手法を提案し、性能低下を抑制しつつハードウェア規模を削減する効果があることを明らかにした。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
当初予定していた実験に順調に着手することができ、また実験で得られた結果を用いた解析により、提案設計手法が制御機構の平均故障間隔を改善する効果があることを定量的に示すことができた。さらに、産業用制御機器にFPGAを応用する上で課題となっていた既存の設計環境と接続したFPGA開発環境の構築について、高位合成と中間的アーキテクチャを用いた手法を複数提案し、その性能とハードウェア量のトレードオフ関係を明かにすることができた。
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| Strategy for Future Research Activity |
冗長設計への多様性の導入には、これまでに検討したFPGAのリソースマッピング手法以外にもさまざまな手法が考えられるが、次年度は特にステートマシンにおける状態符号化への多様性導入など順序回路の冗長設計に対する多様性導入の手法の検討を進め、その効果を明かにする予定である。また、論理関数単体の評価だけではなく、実際の制御演算を伴うFPGAシステムへ本手法を適用する検討を進め、その実現可能性を示す実験も進めていく予定である。さらに、これまでに検討してきたものとは異なる共通要因障害として、たとえばコンフィギュレーションデータへのエラーインジェクションなどを行うことにより、冗長設計に多様性を導入する効果を、より多様なエラー環境下で評価する予定である。最終的には提案手法を高位合成によるFPGA設計環境と連結し、自動的に多様性の導入された冗長設計が可能となる設計環境を構築することが望ましいが、これまでに開発したFBD記述をFPGAにマッピングする中間的アーキテクチャと提案手法との連結手法についても検討する。これまでの研究で提案手法が並列演算実装の際の資源利用効率を向上する効果を持つことが明かになったが、これについてもさらに適用範囲を広げる研究を進める予定である。
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