2018 Fiscal Year Annual Research Report
Research and Development of High-speed Logic Emulator for Ultra-Scale Integrated Circuit
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16K00077
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| Research Institution | Kumamoto University |
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Principal Investigator |
久我 守弘 熊本大学, 大学院先端科学研究部(工), 准教授 (80243989)
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| Project Period (FY) |
2016-04-01 – 2019-03-31
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| Keywords | FPGA / 論理エミュレータ / 回路分割 / 高速シリアル通信 |
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| Outline of Annual Research Achievements |
集積回路の検証を行う際に用いるFPGA-based論理エミュレータは広く用いられているものの，実装上の問題から動作速度が遅く，また複数FPGAへの分割実装も容易でない．そこで，エミュレータの高速化および利便性の向上を目的として，高速シリアル通信を用いる新しいFPGA-based論理エミュレータの研究・開発を行う．提案エミュレータは配線の仮想化により複数FPGA間の物理的端子数の制約から解放され高速化を図ることが可能になると共に，実装の際の回路分割についても容易になる特徴がある．
本年度は，高速シリアル通信部がQSFPに対応しておりFPGAの高速シリアル通信性能を引き出すことができるAlpha Data社製ADM-PCIE-KU3ボードを購入し，本ボードによる論理エミュレータの実装について検討を行った．また，高速シリアル通信を利用した複数FPGAへの分割実装に関し，ビッグデータを取り扱う際に必要となる高速なデータフィルタリングへの応用についても検討を行った．提案アーキテクチャでは，与えられた条件を満たすデータを抽出するための比較演算器を複数従属に接続し，ストリーミングによるパイプライン処理で高速を行う．ストリーミングによる処理は複数のFPGAを高速シリアル通信により接続した複数FPGAへの実装に対して親和性が高い．比較演算器などの再設計に伴う長時間のFPGAへの配置・配線処理を避けるために，設計においては簡素な比較演算器に限定する一方で，プログラマブルな検索条件を設定できる構成にすることで，検索条件の変更に伴うFPGA回路の再設計・再配置・再配線をせずに済むよう考慮した．評価の結果，データサイズが1,000MB の場合，プロセッサによるソフトウェア処理と比較して提案手法では43.14～59.02倍のスループット向上を得ることが確認できた．本成果は学会において発表を行った．
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Research Products
(2 results)
