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2019 Fiscal Year Research-status Report

深層学習を用いた配置配線手法の研究

Research Project

Project/Area Number 16K00081
Research InstitutionHiroshima City University

Principal Investigator

弘中 哲夫  広島市立大学, 情報科学研究科, 教授 (10253486)

Project Period (FY) 2016-04-01 – 2021-03-31
Keywords配置配線 / SA法 / コスト関数
Outline of Annual Research Achievements

前年度は,深層学習に使用するニューラルネットワークとしてCNNを用い,配線と配線を画像化して定式化する方法を考案したが,これらの方法では混雑度は定式化が可能であるのに対して配線長や配線範囲の定式化し難いという事が明らかになった.また,実際に実現したニューラルネットワークをSA法のコスト関数として適用した場合,従来コスト関数が配線長を考慮できるのに対して混雑度だけを考慮するので従来コスト関数より配線長が長くなるという事が明らかになった.
そこで,画像としてではなく,配置位置,配線範囲,配線長の情報をすべてまとめて全結合型ニューラルネットワークの入力とする定式化手法を幾つか新たに提案した.そして,提案したニューラルネットワークを用いて2つの配置結果を比較して良い方を選択させた結果,90%以上の高い確度で実際に配線した場合より良い配置(未配線が少ない,配線長が短い)を選択する事ができる事が明らかになった.なお,比較評価のために同じ評価を同じベンチマークを用いて従来コスト関数に対して行ったところ70%台の確度でしか判定ができなかった.その事からニューラルネットワークを用いる事で大幅にコスト関数の性能を向上させる事ができたと言える.さらに,作成したニューラルネットワークをコスト関数としてSA法に組み込んだところ,過半数のベンチマークにおいて従来コスト関数を用いたSA法より高い配線成功率,短い配線長を実現する事ができた.

Current Status of Research Progress
Current Status of Research Progress

3: Progress in research has been slightly delayed.

Reason

ニューラルネットワークの構成をCNNから全結合型に変更した事もあり,ニューラルネットワーク側の仕様がきちんと決まるまで計算エンジンの実装は一時中断した.また,FPGAの設計においてCベース設計を用いて設計を行っているのであるが,CADのバグまたは,CADの仕様が明確でないところがあり,実装において想像以上に苦労している状況である.そのような状況もあって,ニューラルネットワークのハードウェア化については計画の遅れが生じている.
そこで,今回ニューラルネットワーク側の改善に注視して今年度は研究を行った.その結果,ニューラルネットワークを用いたコスト関数の実現においては,想定以上の成果が得る事ができた.具体的にはSA法全体で従来のコスト関数を用いたSA法より良い配置配線結果を得る事ができる事が分かった.そのような状況から,ハードウェア化に関する計画に遅れがあるが,総合的には.若干計画の遅れにとどまっている.

Strategy for Future Research Activity

今回ニューラルネットワークを用いた深層学習により,良い配置配線を得る事が可能になった事が明確になった.そこで,今後は定式化の更なる改善と合わせて,ベンチマークを大規模回路に変えて行く事でより実用的な回路で評価して行く必要がある.そのためにも,ニューラルネットワークの高速化をFPGAにより実現する方向も含め,その他の方向も併せて,ニューラルネットワークをコスト関数としてSA法の高速化方法を研究していく予定である.

Causes of Carryover

新型コロナウィルス(COVID-19)のため,当初予定した年度末の学会出張が中止になったため.

  • Research Products

    (3 results)

All 2019

All Presentation (3 results) (of which Int'l Joint Research: 2 results)

  • [Presentation] Study of logic element placement algorithm which introduced neural network to cost function2019

    • Author(s)
      Tokio Kamada, Atsushi Kubota, Tetsuo Hironaka
    • Organizer
      The International Conference for High Performance Computing, Networking, Storage and Analysis
    • Int'l Joint Research
  • [Presentation] コスト関数にニューラルネットワークを導入した論理素子配置アルゴリズムの検討2019

    • Author(s)
      鎌田 時生,窪田 昌史,谷川 一哉,弘中 哲夫
    • Organizer
      電子情報通信学会リコンフィギャラブルシステム研究会
  • [Presentation] A Study of a Parallel Architecture for Accelerating Batch-Learning Self-Organizing Map by using Dedicated Hardware2019

    • Author(s)
      Ryota Miyauchi, Akira Kojima, Hideyuki Kawabata, and Tetsuo Hironaka
    • Organizer
      34th International Technical Conference on Circuits / Systems, Computers and Communications (ITC-CSCC 2019)
    • Int'l Joint Research

URL: 

Published: 2021-01-27  

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