2017 Fiscal Year Research-status Report
IC設計情報に基づく暗号回路のサイドチャネル攻撃予測に関する研究
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16K00186
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| Research Institution | Okayama University |
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Principal Investigator |
五百旗頭 健吾 岡山大学, 自然科学研究科, 助教 (10420499)
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| Project Period (FY) |
2016-04-01 – 2019-03-31
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| Keywords | 情報セキュリティ / 暗号 / セキュリティ評価 / 耐タンパー性 / 等価回路モデル |
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| Outline of Annual Research Achievements |
昨年度、サイドチャネル波形のSNRに基づき暗号回路のサイドチャネル攻撃耐性予測可能性を明らかにしたため、今年度はSNRに基づく暗号モジュールのサイドチャネル攻撃耐性予測手法を検討した。まず、サイドチャネル波形のSNR測定法を提案し、実験によりその有効性を示した。さらに、SNRと攻撃耐性の関係を表す解析式の妥当性を、限られた実装においてではあるが示した。この結果より、SNRに基づきサイドチャネル攻撃耐性を予測可能であることを確認できた。
プリント基板のインピーダンスを設計情報に基づき電磁界シミュレーションにより同定した。同定したインピーダンスを用いてサイドチャネル情報漏えい強度の変化を予測し、その結果を実測と比較することで基板インピーダンスを実用上十分な精度で同定できた。これにより、プリント基板インピーダンスの同定を完了した。
サイドチャネル波形の周波数特性より漏えい周波数帯域を解析的に同定し、それを実験により検証した。さらに上で同定した基板インピーダンスの情報を使用し、漏えい帯域で共振する共振器を付加することでSNRを向上させ情報漏えい強度を向上させられることを確認した。
VerilogHDLデータからサイドチャネル波形のSNRを同定する準備として、AES回路のAltera社製FPGAへの実装を完了した。さらに、SNRを同定するための消費電力シミュレーション方法を検討し、決定した。加えて、複数のサイドチャネル耐性を予測するため、サイドチャネル耐性の異なる複数のAES回路をFPGA実装した。さらに、プリント基板上のフィルタリング条件も検討し、耐性予測で使用する条件を決定した。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
検討項目に対する進捗度は75%である。以下に検討項目ごとの達成度を示す。
(1)Verilogデータに基づく暗号ICのSNR同定【60%】内訳は、同定法として消費電力シミュレーションに基づく手法を適用する【100%】、シミュレーション条件の検討＆決定【0%】、シミュレーションの実行＆SNR同定【0%】
(2)プリント基板インピーダンスの同定【100%】
(3)サイドチャネル攻撃予測【50%】
(4)サイドチャネル情報漏えい帯域の同定とそれを利用した情報漏えい強度向上【90%】
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| Strategy for Future Research Activity |
VerilogHDLデータに基づくSNR同定として、FPGA実装したAES回路の消費電力をシミュレーションしサイドチャネル波形のSNRを同定する。また、最適なシミュレーション条件を決定する。
同定したSNRに基づくサイドチェネル攻撃耐性予測として、サイドチャネル攻撃耐性の異なる3つのAES回路に対して提案手法を適用し、サイドチャネル攻撃耐性予測を実行する。予測結果を実測により求めた結果と比較し提案法の精度を評価する。
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Research Products
(3 results)
