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2016 Fiscal Year Research-status Report

ヘテロ並列計算システムによる低消費電力・超線形加速計算とそのための開発環境

Research Project

Project/Area Number 16K12413
Research InstitutionHiroshima University

Principal Investigator

中野 浩嗣  広島大学, 工学研究院, 教授 (30281075)

Co-Investigator(Kenkyū-buntansha) 伊藤 靖朗  広島大学, 工学研究院, 准教授 (40397964)
高藤 大介  広島大学, 工学研究院, 助教 (00314732)
Project Period (FY) 2016-04-01 – 2018-03-31
Keywordsヘテロ計算システム / 並列処理 / 並列アルゴリズム
Outline of Annual Research Achievements

比較的安価に並列処理による高速計算を行うには、(1)メニーコアCPU、(2)GPU、
(3)FPGA(書き換え可能な集積回路)を用いる方法がある.それぞれが得意な処理、不得意な処理があり、さまざまなタイプの処理を行わなければならない複雑な計算では、単一種類だけを用いた並列処理では十分な性能が得られないことが多い.本研究の目的は、3つのデバイスを最適に利用することにより、単一種デバイスによる並列処理の理論限界を超える並列計算手法の提案を試みる.本年度はそのような問題の1つとして、モザイクアートの自動生成を試みた.モザイクアートでは、入力画像とターゲット画像が与えられて、入力画像のブロックを入れ替えることにより、ターゲット画像に近い画像を得るものである.全ブロック間の近似度を求めて、近似度の合計が最良となる配置を求めることにより、モザイクアートを作ることができる.全ブロック間近似度を求めるのは独立に行えるので、GPUによる計算処理が最速である.一方、近似度の合計が最良となる配置を求めるには、完全に部グラフの最適マッチングを求めることにより得られるが、処理が逐次的であり並列化が困難である.そこで、この部分は、メニーコアCPUを用いたほうが効率的である.このような実装手法により、GPUだけ、もしくはメニーコアCPUだけを用いるより、効率よくモザイクアートを作成できることを実証した.一方、FPGAについては、データの整列を行う汎用回路の実装を行った.データの整列は最も頻繁に行われる処理であり、メニーコアCPUやGPUで処理するよりFPGAで処理するほうが効率的であることを示した.

Current Status of Research Progress
Current Status of Research Progress

2: Research has progressed on the whole more than it was originally planned.

Reason

ヘテロ計算処理が実際に効率的である問題を提示することができた.単一のデバイスでは実現不可能な効率を達成できたという意味で、画期的である.また、重要なデータ整列処理がFPGAで行うほうが圧倒的に効率的であることを示せた.

Strategy for Future Research Activity

3つのデバイスを統合したヘテロ計算処理理論とそのための開発環境の整備を目指したい.特にFPGAを主に用いた場合、メニーコアCPUとGPUとの協調処理が困難であり、この点のノウハウを獲得したい.

Causes of Carryover

新規に発売されたFPGAボードが、発売時期の関係で、2016年度中に購入できなかった.

Expenditure Plan for Carryover Budget

新規のFPGAボードの購入と、2016年中に得られた研究成果を国際会議等で発表するための旅費・参加費に使用する.

  • Research Products

    (5 results)

All 2016

All Journal Article (3 results) (of which Int'l Joint Research: 1 results,  Peer Reviewed: 2 results,  Open Access: 1 results) Presentation (2 results) (of which Int'l Joint Research: 2 results)

  • [Journal Article] An FPGA implementation for a flexible-length-arithmetic processor employing the FDFM processor core approach2016

    • Author(s)
      Tatsuya Kawamoto, Xin Zhou, Jacir L. Bordim, Yasuaki Ito, and Koji Nakano
    • Journal Title

      IEICE Transactions on Information and Systems

      Volume: E99-D Pages: 2901-2910

    • DOI

      10.1587/transinf.2016PAP0029

    • Peer Reviewed / Int'l Joint Research
  • [Journal Article] Efficient Implementation of FDFM Approach for Euclidean Algorithms on the FPGA2016

    • Author(s)
      Xin Zhou, Koji Nakano, Yasuaki Ito
    • Journal Title

      International Journal of Networking and Computing

      Volume: 6 Pages: 420-435

    • DOI

      10.15803/ijnc.6.2_420

    • Peer Reviewed / Open Access
  • [Journal Article] Photomosaic Generation by Rearranging Divided Images2016

    • Author(s)
      Yi Yang, Yasuaki Ito, Koji Nakano
    • Journal Title

      Bulletin of Networking, Computing, Systems, and Software

      Volume: 6 Pages: 22-27

  • [Presentation] A hardware sorter for almost sorted sequences, with FPGA implementations2016

    • Author(s)
      Naoaki Harada, Koji Nakano and Yasuaki Ito
    • Organizer
      International Symposium on Computing and Networking
    • Place of Presentation
      広島
    • Year and Date
      2016-11-22 – 2016-11-25
    • Int'l Joint Research
  • [Presentation] An Efficient Implementation of LZW Decompression in the FPGA2016

    • Author(s)
      Xin Zhou, Yasuaki Ito, Koji Nakano
    • Organizer
      International Parallel and Distributed Processing Symposium
    • Place of Presentation
      アメリカ合衆国 シカゴ
    • Year and Date
      2016-05-23 – 2016-05-26
    • Int'l Joint Research

URL: 

Published: 2018-01-16  

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