2018 Fiscal Year Annual Research Report
Development of innovative storage devices using silicon nanowire arrays
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16K14546
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| Research Institution | Nagoya University |
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Principal Investigator |
黒川 康良 名古屋大学, 工学研究科, 准教授 (00588527)
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| Project Period (FY) |
2016-04-01 – 2019-03-31
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| Keywords | ナノ構造 / シリコン / キャパシタ / 原子層堆積法 / ナノワイヤ |
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| Outline of Annual Research Achievements |
Siナノワイヤ(SiNW) MOSキャパシタは、3次元ナノ構造の非常に大きな表面積を利用することにより、平板のMOSキャパシタと比べて大きな静電容量を得ることができると考えられる。しかし、作製方法の問題からこれまでの報告では、最大で18μF/cm2の静電容量に留まっていた。それゆえ太陽光発電の出力を安定化させるなどの大容量蓄電デバイス用途などには応用するに至っていない。我々は、大面積化が可能なMetal assisted chemical etching (MACE)法によるSiNWと原子層堆積(ALD) 法による誘電膜を組み合わせることで、SiNWの長さ、誘電膜を制御して、さらなる大容量化を目指した。
これまではSiNW MOSキャパシタの誘電膜には低誘電率材料であるSiO2とAl2O3が用いられていたが、SiNW MOSキャパシタのさらなる大容量化に向けて、原子層堆積法（ALD）での製膜が容易で比較的大きな比誘電率を持つAl2O3/TiO2/Al2O3スタック誘電膜（ATA）に着目した。今年度はこのATAを用いたSiNW MOSキャパシタを作製し、その知見を得ることを試みた。ALD後の走査型電子顕微鏡像および透過型電子顕微鏡像から、長さ8μmのSiNW表面全体にATAが3.7nm/15.2nm/3.6nmの厚さで製膜できていることがわかった。キャパシタ構造を作製し、C-V測定を行った結果、蓄積領域側静電容量が5.9μF/cm2であることがわかった。これはSiNWの大きな表面積とATAの高い比誘電率の相乗効果によるものである。さらに負バイアス下では電気二重層の形成により、静電容量の増加が確認され、V =-10 Vにて84 μF/cm2の静電容量を得ることができ、これまでにない大容量化に成功した。金属電極の作製方法を変えることでさらなる静電容量向上が可能と期待される。
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