真贋判定技術 PUF のチップ出荷前の効率的な認証情報取得技術

2016 Fiscal Year Research-status Report

• Project/Area Number: 16K16031
• Research Institution: National Institute of Advanced Industrial Science and Technology
• Principal Investigator: 小笠原 泰弘 国立研究開発法人産業技術総合研究所, ナノエレクトロニクス研究部門, 研究員 (30635298)
• Project Period (FY): 2016-04-01 – 2019-03-31
• Keywords: PUF / 真贋判定 / 偽造品対策 / BIST / 真性乱数生成 / 集積回路

Outline of Annual Research Achievements

平成28年度には当初計画の内、主に「1. 各種乱数生成方式の回路規模の見積もり」および「2. 真贋判定技術PUFに必要とされる予測困難性の検討」に取り組んだ。その結果、2. に関して、乱数生成方式について擬似乱数生成方式は回路規模が大きくなりすぎるか、ランダム性が低いこと、および真性乱数生成方式はランダム性が低いものでも高い予測困難性を備え、回路規模も比較的小さく実装できることを明らかにした。また、2. に関して真性乱数生成方式を使用することで、比較的小規模の回路でも高い予測困難性を実現できることが分かり、小規模な回路で真贋判定技術ＰＵＦに必要とされる予測困難性を実現できることを見出した。1. に関して、擬似乱数生成方式はプロセッサ上で動作させることを前提とした方式が多い。メルセンヌ・ツイスタ法に代表されるようにしばしば内部状態等に大きなメモリを使用し、ハードウェア実装した場合、メモリ部分のハードウェア規模が数十～数百kbyteと巨大となってしまう。大きなメモリを使用しない方式として線形フィードバックシフトレジスタを使用した方式が知られているが、予測困難性は低く、古典的な方法で多くの研究が既に行われているため回路の改良も難しい。一方で、擬似乱数生成方式は、複数のリングオシレータやラッチ回路を主な構成部品として、高いランダム性を実現するための補正回路も含めて、45nm-65nmプロセスでおおよそ0.0033～0.004平方mm (約60um四方) 程度に収まることが分かった。高い予測困難性とランダム性を持った状態でも十分に小さく、また補正回路を取り除いてランダム性を犠牲にすることでさらに回路面積を低減させることが可能であると考えられる。

Current Status of Research Progress

2: Research has progressed on the whole more than it was originally planned.

Reason

平成28年度には当初の計画にあった「1. 各種乱数生成方式の回路規模の見積もり」および「2. 真贋判定技術PUFに必要とされる予測困難性の検討」について、十分な成果を挙げることが出来た。擬似乱数、真性乱数の特性、ハードウェア実装について検討し、BISTに適した乱数生成方式の選定を行い、真性乱数回路の使用を決定した。次年度以降の課題の一部である回路の小面積化についても、真性乱数を採用することで乱数の予測困難性を維持しつつ実現できる手段を見出し、次年度以降の回路設計に十分な見通しを立てることができた。当初の予定よりも予算が減額されたことに対する対応として、1.および2.の乱数技術の調査に集中して予算を使用することで本年度の成果を成し遂げた。一方で、シミュレーションに必要なワークステーションの購入の見送った。予算の減額に対する対策として「3. テスト回路のみに高電圧を付加する回路方式の検討」については次年度以降、ワークステーションの調達が実現した後に行うことで対応する。

Strategy for Future Research Activity

今後は平成28年度に得られた知見を元に、真性乱数生成回路を用いたBIST回路を含むPUF回路の設計、およびシミュレーションおよび物理レイアウトの検討による実現性、実用性の実証に取り組む。回路記述により回路を設計してシミュレーションを行い、BIST回路によってPUF回路の入力・応答が取得できることを実証する。さらに、物理レイアウトの設計を行い、回路面積の見積もりを行う。一方で、「3.テスト回路のみに高電圧を付加する回路方式の検討」についてもワークステーション調達を試み、回路シミュレーションから回路方式の検討を行う。物理的なレイアウト情報を含めたシミュレーションにより回路の破壊機構および破壊すべきでない回路の保護機構の検討を行う。先に設計したBIST回路を含むPUF回路に回路の破壊機構、保護機構を含めた回路の設計を行い、シミュレーションによる全体の動作の検証を行い、本研究の最終的な成果として、国際会議、論文誌等で発表を行う。また、予算の状況次第でFPGAボードを入手し、FPGA上でBISTを用いたPUFの入力・応答の実験を行い、これも論文として発表することを検討したい。

Causes of Carryover

当初予算よりの減額のため、想定していた性能のワークステーションの購入を見送り、次年度予算と合算した上で、次年度の計画と総合して検討するため。

Expenditure Plan for Carryover Budget

当初予定にあった回路シミュレーション用のワークステーションの購入、または提案手法の実証用の FPGA ボードとその周辺環境等を研究の進捗、状況に応じて検討する。