真贋判定技術 PUF のチップ出荷前の効率的な認証情報取得技術

2017 Fiscal Year Research-status Report

• Project/Area Number: 16K16031
• Research Institution: National Institute of Advanced Industrial Science and Technology
• Principal Investigator: 小笠原 泰弘 国立研究開発法人産業技術総合研究所, エレクトロニクス・製造領域, 主任研究員 (30635298)
• Project Period (FY): 2016-04-01 – 2019-03-31
• Keywords: PUF / 真贋判定 / 偽造品対策 / BIST / 真性乱数生成 / 集積回路

Outline of Annual Research Achievements

平成29年度には、平成29年度以降の計画の内、主に「1.入力生成回路の小面積化のための乱数生成方式の改良」「2. 識別情報取得回路の実装と実用性の実証」に取り組んだ。まず前年度に調査した結果、真正乱数生成器の採用により、十分な小面積化が可能と見積もった結果を受け、真正乱数生成器の詳細な構造について論文から調査を行い、実装について検討を行った。特に、本研究ではシミュレーションによる検証と、FPGA上における検証を行うため、ASIC実装に適した構造のみならず、FPGA上でも実装可能な真正乱数生成器についても調査を行い、実装のための仕様を確認した。ASIC実装を想定した場合、フリップフロップ素子の電源オン初期値を利用する方式、または発振周期に大きな差のあるリングオシレータを用いる手法で検証が可能と判断した。一方、FPGA上における実装では特定の素子の電源オンオフは難しい。そこで、リングオシレータ方式の検討、およびもう一つのマルチプレクサのパス選択を利用する方法を詳細に調査した。マルチプレクサのパス選択はFPGAの多ビットマルチプレクサの多数の選択パスの遅延差が利用可能であるかのような論文の記述とは異なり、マルチプレクサ素子全体、または多ビットマルチプレクサ内の1箇所のみの遅延差が現実的には利用可能であることを確認した。
今後の研究計画として、年度途中に安価な多コアCPUが新規に発売されたため、本研究に適したワークステーションを予算内で導入することに成功した。さらに、最終年度の予算でFPGAボードの導入が可能となるため、これらを合わせてシミュレーション、およびFPGA上での検証を進める予定である。

Current Status of Research Progress

2: Research has progressed on the whole more than it was originally planned.

Reason

平成28年度に得られた知見を元に、「1.入力生成回路の小面積化のための乱数生成方式の改良」「2. 識別情報取得回路の実装と実用性の実証」として、真正乱数生成に関する詳細な実装のための情報を集めることができた。一方、割り当てられた予算の関係により、ワークステーションの導入が遅れ、FPGAボードはまだ導入できていないため、シミュレーションによる検証を開始したばかりであり、FPGA上での検証は次年度となる予定である。

Strategy for Future Research Activity

今後は平成28年度、29年度に得られた知見を元に、まずワークステーション上で真正乱数生成器を用いたBIST回路を設計し、シミュレーションおよび物理レイアウトの検討による実現性、実用性の実証に取り組む。回路記述により回路を設計してシミュレーションを行い、BIST回路によってPUF回路の入力・応答が取得できることを実証する。さらに、「3.テスト回路のみに高電圧を付加する回路方式の検討」について回路シミュレーションから物理的なレイアウト情報を含めたシミュレーションにより回路の破壊機構および破壊すべきでない回路の保護機構の検討を行う。先に設計したBIST回路を含むPUF回路に回路の破壊機構、保護機構を含めた回路の設計を行い、シミュレーションによる全体の動作の検証を行い、本研究の最終的な成果として、国際会議、論文誌等で発表を行う。最終年度の予算によりFPGAボードを購入する予定であり、FPGAの実機上でBISTを用いたPUFの入力・応答の実験を行い、これも論文として発表することを検討したい。

Causes of Carryover

当初予算よりの減額のため、想定していたFPGAボードの購入を見送り、次年度予算と合算した上で、次年度の計画と総合して検討するため。