2018 Fiscal Year Research-status Report
真贋判定技術 PUF のチップ出荷前の効率的な認証情報取得技術
| Project/Area Number |
16K16031
|
|---|
| Research Institution | National Institute of Advanced Industrial Science and Technology |
|---|
Principal Investigator |
小笠原 泰弘 国立研究開発法人産業技術総合研究所, エレクトロニクス・製造領域, 主任研究員 (30635298)
|
|---|
| Project Period (FY) |
2016-04-01 – 2020-03-31
|
| Keywords | PUF / 真贋判定 / 偽造品対策 / BIST / 真正乱数生成 / 集積回路 |
|---|
| Outline of Annual Research Achievements |
平成30年度には、引き続き、「1.入力生成回路の小面積化のための乱数生成方式の改良」「2. 識別情報取得回路の実装と実用性の実証」に取り組んだ。さらに、近年のPUFに関する論文調査により、PUFを含めた研究を発表する場合、PUF本体の機械学習攻撃耐性の検証が必要であることが判明し、本研究の検討項目に加えた。これに伴い、機械学習の処理能力の高いワークステーションが新規に必要となることが判明し、前年度に導入したワークステーションに、機械学習を高速に処理するための並列計算エンジンを積んだグラフィックボード等を増強する形で機械学習耐性検証が可能な環境を確保した。
1.の乱数生成方式、および2.の識別情報取得回路の実装のため、真性乱数生成回路を含めた識別情報取得回路の回路シミュレーションによる検証を行った。真正乱数生成回路は通常のデジタル回路のシミュレーションでは再現不可能であるため、熱雑音とばらつきを含めてアナログ回路の回路シミュレーションを行う必要がある。シミュレータ付属の雑音付与機能では乱数生成回路の規模では計算量が大きすぎるため、雑音およびばらつきに関する調査を行って、雑音およびばらつきをを電源、トランジスタに直接付与した。これらのシミュレーションを経て、乱数を生成してPUF回路の入力・応答を自動的に取得する回路の検証に成功した。この検証の過程で、昨年度検討した乱数生成方式のうち、実装技術に依存せず、より確実に乱数を生成できるフリップフロップ素子を用いた乱数生成方式を採用する方針とした。この方式については代表者所属機関の有機トランジスタの研究チームの協力を得て、有機トランジスタのチップで実際のチップ状で動作することを確認し、作成したチップに関する論文を発表した。平成31年度には提案回路全体の検証、およびPUF回路の機械学習耐性検証を進めて成果を論文誌等で発表する計画である。
|
| Current Status of Research Progress |
Current Status of Research Progress
3: Progress in research has been slightly delayed.
Reason
本課題においては当初予定の3年間で乱数生成方式の調査を行って回路規模等の面から真正乱数方式を採用することを決定し、さらに真正乱数生成方式をより詳細に調査して複数の真正乱数生成回路の中から今回の回路に適した方式を選定した。さらに、回路シミュレーションを行って真正乱数生成回路を含めたPUFの入力・応答を自動的かつ高速に取得するBIST(Built-in-Self-Test) 回路の動作検証までを完了させた。一方で、回路のシミュレーション上での動作は当初想定より難しく、計画の遅延の要因となった。真正乱数生成回路を含めたシミュレーションはデジタル回路向けのシミュレーションでは対応できないためアナログ回路向けのシミュレーションを行う必要があり、計算時間がより必要となる。さらに、真正乱数生成回路の動作を確認するために、通常の回路シミュレーションでは考慮されない物理現象である熱雑音や素子のばらつきを考慮する必要があり、さらに大規模な回路でこれらを考慮するための計算量削減の対策が必要となった。さらに、論文調査によりPUFの研究の発表にはPUF本体の機械学習攻撃耐性の検証が追加で必要であることが分かり、計画の遅延の要因となった。機械学習技術に関する追加調査、攻撃耐性検証のための機械学習ライブラリやそれらの動作に適したワークステーション環境等の調査と導入が必要であった。
|
| Strategy for Future Research Activity |
本年度は(1)出荷前検査後のBIST回路の破壊機構の検討と検証、(2)PUFの機械学習耐性の検証環境の確立、(3)論文発表を行い、本研究課題をまとめる。(1)のBIST回路の破壊については当初BIST回路全体を破壊する機構を想定していたが、新しいアイデアを発案したため、その機構をシミュレーションにより検証する。新しいアイデアはBIST回路全体を破壊しない方式であり、チップ内に破壊されて電源電圧が誤って加えられた際に不安定な電気的挙動を示さず、チップ全体の信頼性が高まる方式である。(3)の論文発表に際して、出荷前検査用のBIST回路を含めたPUF回路全体の動作検証結果と(2)のPUF本体の機械学習耐性の検証結果を用意し、論文としてまとめる予定である。
|
| Causes of Carryover |
当初計画より研究経費が減額されたことによるワークステーションの導入の遅れ、真正乱数生成回路の物理現象再現シミュレーション検証が追加で必要になったこと、およびPUFの機械学習攻撃耐性に関する調査と検討が研究内容として追加されたために研究が遅延し、FPGA上での検証、および研究成果の発表が当初の想定年度内に完了しなかったため。
|
Research Products
(2 results)
