2018 Fiscal Year Annual Research Report
Development of fully autonomous error-correctable VLSI design technology and its application to brain-inspired LSI system
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16KT0187
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| Research Institution | Tohoku University |
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Principal Investigator |
夏井 雅典 東北大学, 電気通信研究所, 准教授 (10402661)
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| Project Period (FY) |
2016-07-19 – 2019-03-31
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| Keywords | 集積回路 / LSI設計技術 / ディペンダブル・コンピューティング / 誤り訂正技術 / 最適化アルゴリズム |
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| Outline of Annual Research Achievements |
半導体素子の極限的微細化にともない，年々増加する製造バラつきの影響を抑制しつつ動作時の信頼性を如何に確保するかが集積回路設計における主要なボトルネックになりつつある．スパコンなどに代表される高性能コンピューティング分野においては，高い性能を有しつつも信頼性が未だ十分に保証されていない未知の素子を組み合わせて高信頼なシステムを構築するという難題を設計者に課すこととなり，その信頼性確保は今後ますます困難になっていくと予想される．こういった技術動向をふまえると，従来のいわゆるワーストケース設計に基づいて十分な性能を有するシステムを構築することが事実上不可能になることは想像に難くなく，概念そのものを根本から変えた新しい設計手法の確立が急務となる．
以上をふまえ，本研究では，従来の静的な補償だけでなく，時々刻々と変わる環境に応じて動的かつ自律的にその構造および動作を変化する性質，すなわち生物の脳における「知的環境適応性（可塑性）」を有する次世代VLSI実現のための基盤技術の確立を目的としている．本年度は，LSIシステムを伝搬する情報の時系列的特徴を活用した脳型計算ベース誤り訂正技術および不正侵入検出技術について検討を行い，その有効性を実証した．また，不揮発記憶素子の活用により，対象とする演算処理に応じて動作を変化させるアクセラレータを組み込むことによるセンサノード向け低消費電力LSIの実現可能性について示すとともに，量子化ニューラルネットワークアルゴリズムのハードウェア実装のための要素回路についても合わせて検討を行うなど，具体的応用例の開発を通して，本研究がもたらすインパクトを実証した．
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[Presentation] An FPGA-Accelerated Fully Nonvolatile Microcontroller Unit for Sensor-Node Applications in 40nm CMOS/MTJHybrid Technology Achieving 47.14μW Operation at 200MHz2019
Author(s)
M. Natsui, D. Suzuki, A. Tamakoshi, T. Watanabe, H. Honjo, H. Koike, T. Nasuno, Y. Ma, T. Tanigawa, Y. Noguchi, M. Yasuhira, H. Sato, S. Ikeda, H. Ohno, T. Endoh, and T. Hanyu
Organizer
2019 IEEE International Solid-State Circuits Conference (ISSCC2019)
Int'l Joint Research
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