2005 Fiscal Year Annual Research Report
高品質ヘテロタイミングVLSIシステムのアーキテクチャと設計技術に関する研究
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17300013
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| Research Institution | The University of Tokyo |
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Principal Investigator |
南谷 崇 東京大学, 先端科学技術研究センター, 教授 (80143684)
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| Co-Investigator(Kenkyū-buntansha) |
中村 宏 東京大学, 先端科学技術研究センター, 助教授 (20212102)
今井 雅 東京大学, 先端科学技術研究センター, 科学技術振興特任教員(特任助教授) (70323665)
近藤 正章 東京大学, 先端科学技術研究センター, 科学技術振興特任教員(特任助手) (30376660)
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| Keywords | ヘテロタイミング / VLSIシステム / 情報システム / ディペンダブルシステム |
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| Research Abstract |
本研究は、次世代以降に想定されるヘテロタイミングVLSIシステムを実現するため、最適な部分システムの機能/領域の定義し、大きな配線遅延とヘテロタイミング動作を伴う部分システム間通信における性能と信頼性を保証し、微細化に伴うプロセス変動やクロストークに起因する遅延変動に対するロバスト性を保証する手法の開発を通じて、要求される水準のシステム性能と信頼性を達成するチップ・アーキテクチャを明らかにし、そのアーキテクチャに基づく高品質ヘテロタイミングVLSIシステム設計技術の確立を目的としている
本年度は、ヘテロタイミングVLSIシステムにおいて最低限度満たすべき性能制約が存在する場合に、性能を低下させることなく、システム全体の消費電力を最小限度に抑制するタスクスケジューリング、電圧スケジューリングを求める問題に対して、実用性を失わない範囲で問題を単純化し、有効な解を与える手法を開発した。また、異なるタイミング方式を持つ部分システム間通信を誤りなく同期させるための非同期インタフェース方式を開発した。さらに、部分システムのロバスト設計のため、半導体ローロマップの各テクノロジ・ノードに対して、製造時のプロセス不確定性に起因する遅延変動、及びシステム動作時の隣接配線間クロストークに起因する遅延変動がSDIモデルにおける相対遅延変動率に与える影響を解析し、機能ブロックのレジスタ転送レベルの設計モデルを作成することによって、消費電力、速度性能、タイミング信頼性を勘案して最適な回路方式のガイドラインを作成した。
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