2006 Fiscal Year Annual Research Report
高品質ヘテロタイミングVLSIシステムのアーキテクチャと設計技術に関する研究
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17300013
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| Research Institution | The University of Tokyo |
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Principal Investigator |
南谷 崇 東京大学, 先端科学技術研究センター, 教授 (80143684)
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| Co-Investigator(Kenkyū-buntansha) |
中村 宏 東京大学, 先端科学技術研究センター, 助教授 (20212102)
今井 雅 東京大学, 駒場オープンラボラトリー, 特任教員(特任助教授) (70323665)
近藤 正章 東京大学, 先端科学技術研究センター, 産学官連携研究員・特任教員(特任助教授) (30376660)
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| Keywords | ヘテロタイミング / VLSIシステム / 情報システム / ディペンダブルシステム |
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| Research Abstract |
1)ITRSの予測に基づいてプロセスパラメータが推移した時の1-out-of-4符号を用いた非同期式回路と従来の同期式回路の消費電力・性能の比較を行い、微細化が進む将来のVLSI設計では1-out-of-4符号を用いた非同期式設計の方が現在主流の同期式設計よりも有利になりうることを明らかにした。
2)1-out-of-4符号を用いた非同期式回路の実装方式としてPseudo-clocked-domino論理に基づいた回路を設計するための支援環境を構築した。1-out-of-4符号では1符号語で2ビットを表し、ビットの組み合わせによって設計された回路の性能が異なる。効率の良いビットの組合わせを求めるアルゴリズムを開発し、実装した。
3)異なるタイミングで動作しているドメイン間の通信に関して、1-out-of-4符号を用いた非同期式回路と同期式回路の比較を行い、得失利害を明らかにした。遅延変動が大きいプロセスにおいで、遅延の小さいインターコネクトを実現するためには非同期式が適しており、スループットの高いインターコネクトを実現するためにはタイミング制約を満たすように注意深く設計した同期式パイプライン方式が適していることを示した。
4)マルチプロセッサSoC上で性能制約をもつプログラム実行する際に、分散並列処理により消費電力を削減するためのスケジューリング手法を提案した。
5)今後問題になるプロセッサ間の通信オーバーヘッドや、並列度を活用するためのパイプライン化を考慮すると探索空間は非常に大きくなる。この問題がMILP(混合整数計画)として定式化できることを示し、現実的な時間で電力最小に近いスケジューリング解を求めるための手法を提案した。
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