2005 Fiscal Year Annual Research Report
再構成オーバヘット低減のために粗粒度化した動的・自律的再構成デバイスの開発
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17300016
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| Research Institution | Kyoto University |
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Principal Investigator |
中村 行宏 京都大学, 情報学研究科, 教授 (60283628)
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| Co-Investigator(Kenkyū-buntansha) |
越智 裕之 京都大学, 情報学研究科, 助教授 (40264957)
泉 知論 立命館大学, 理工学部, 助教授 (30303887)
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| Keywords | セルアレイ型再構成アーキテクチャ / 動的・自律的再構成 / Plastc Cell Architecture / FPGA / 粗粒度再構成デバイス / 性能及び回路面積の比較検討 / 高位合成 / レイアウト合成 |
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| Research Abstract |
1.アーキテクチャ検討およびそのための環境構築
(1)動的・自律的再構成アーキテクチャのためのシミュレーションプラットフォームを開発した。これにより、各種アプリケーションに対し、粒度パラメータ(演算粒度、再構成粒度など)が性能にどのように影響するか定量的に評価できるようになった。この成果は[1][2]で公表済みであり、論文誌へも投稿予定である。
(2)上のシミュレーションプラットフォームの構成要素として、対象アーキテクチャの粒度パラメータを可変とし、様々な自己再構成デバイスで共通に利用可能な自動合成ツールの開発を行なった。本ツールはC言語を入力とし、演算・論理の割当てから配置配線までを自動的に実行可能である。来年度は、本ツールを活用したアークテクチャの比較検討を進めつつ、口頭発表および論文誌投稿も行う予定である。
(3)DFG (Data Flow Graph)に基づく静的処理解析を試みた。評価の精度はシミュレーションには及ぼないが、粒度パラメータが異なるアーキテクチャ同士の性能の優劣は予想できるという予備実験結果を得た。アーキテクチャ検討の早い段階では活用できる可能性があり、継続して研究を進める。
2.再構成オーバヘッド削減のための応用技術
再構成デバイス1チップあたりの有限なリソースを有効に活用する方策として、動的負荷分散、および再構成リソースのガベージコレクションが挙げられるが、本年度は前者について、1.の(1)で開発したシミュレーションプラットフォームの評価を兼ねてシミュレータ上への実装を行った。来年度も継続的に取り組み、粒度パラメータの影響も含め、検討を進めていく。
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