2007 Fiscal Year Annual Research Report
再構成オーバヘッド低減のために粗粒度化した動的・自律的再構成デバイスの開発
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17300016
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| Research Institution | Ritsumeikan University |
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Principal Investigator |
中村 行宏 Ritsumeikan University, 総合理工学研究機構, 教授 (60283628)
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| Co-Investigator(Kenkyū-buntansha) |
越智 裕之 京都大学, 情報学研究科, 准教授 (40264957)
泉 知論 立命館大学, 理工学部, 准教授 (30303887)
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| Keywords | セルアレイ型再構成アーキテクチャ / 動的・自律的再構成 / Plastic Cell Architecture / FPGA / 粗粒度再構成デバイス / 性能及び回路面積の比較検討 / 高位合成 / レイアウト合成 |
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| Research Abstract |
本研究では、動的・自律的再構成が可能な布線論理による汎用の超並列計算機構であるPCA(Plastic CelIArchitecture)の再構成オーバヘッドを大幅に低減し、実用的なアプリケーションで目に見える高速化を達成することを目標とし、粗粒度版のPCAについて検討を行った。まず、演算粒度、再構成粒度、データバスバンド幅、再構成バスバンド幅、メモリ密度といった動的・自律的再構成アーキテクチャを特徴付けるパラメータが性能にどのように影響するかを定量的に評価することを目的としてシミュレーションプラットフォームの開発とこれを利用した動的・自律的再構成アーキテクチャに関するケーススタディを行った。また上のシミュレーションプラットフォームの構成要素として、対象アーキテクチャの粒度パラメータを可変とし、様々な自己再構成デバイスで共通に利用可能な自動合成ツールの開発を行ない、本ツールを活用したアークテクチャの比較検討も行った。最後に、上記や、その他の静的解析で得られた知見をもとに、動的・自律的再構成アーキテクチャのプロトタイプチップの設計および試作を行った。ALUを演算要素とする粗粒度再構成デバイスはワード単位の処理を効率よく実行できる一方で、複雑な制御を伴う逐次処理などにおいては性能を発揮しがたいことに着目し、本試作では、粗粒度再構成デバイスとプロセッサを一体化させ、演算の種類や割合に応じてデバイスの動作モードを切り替えることで性能の向上を狙うことが可能なアーキテクチャを開発した。提案デバイスは、タイルと呼ばれる基本単位がアレイ状に並んだ構造を持ち、各タイルは16bitの整数プロセッサとしてもALUベースのハードウェアエンジンとしても利用できる。
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