2006 Fiscal Year Annual Research Report
相対遅延モデルに基づく非同期式パイプラインシステムの論理設計と試作および評価
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17560361
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| Research Institution | University of the Ryukyus |
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Principal Investigator |
長田 康敬 琉球大学, 工学部, 助教授 (50208021)
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| Keywords | 非同期式システム / パイプライン / 相対遅延 / 3値論理 / 様相論理 / システム検証 / 計算機システム / 非同期回路 |
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| Research Abstract |
本研究の目的は、年々、超高速化・高機能化するデジタル機器やコンピュータシステムの限界を打破するため、新しい設計手法および構成法である非同期式システムについて、その基礎理論と機器構成を行ない計測・評価するものである。
本年度はその目的に沿って,1.3値論理と様相論理に基づく基礎理論に関する研究,2.非同期システムの検証に関する研究,3.非同期パイプラインシステムの検討とヒステリシスを持つ基本ゲートの提案を行なった。
1.従来の同期式デジタルシステムでは,素子遅延も配線遅延もある上限を仮定していたので,2値諭理で設計・表現できたが,超高速化,高密度化が進むと遅延の仮定もいくつかのバリエーションが生じ,遅延の取り扱いが複雑になると共に特殊な3値論理が応用される。本年度は,遅延による現象を第3の論理値で表現することに加え,様相諭理を扱うことにより,新しい数学モデルを構築した(2件)。
2.続いて,設計した非同期システムが仕様通りの正しい振る舞いをするか検証をする技術に関する研究の報告を行なった(3件)。これらは非同期システムとその中の制御回路を記述する手法と,この記述に基づいてシステム検証を行なう方法を提案し,シミュレーションでその性能を評価した報告である。
3.2線諭理を用いた非同期回路の設計手法として,フィードバックを有するυ-MOSトランジスタを提案し,これがヒステリシス性(記憶)をもつユニークな特徴を有することを示した。このトランジスタは非同期回路のゲート素子として優れており,その構成法,しきい値電位の制御法などを報告した(4件)。
今後の研究目標は,以上の研究報告を踏まえ,2線式非同期回路でパイプラインシステムをLSI上に実装し,性能評価を行なうことである。
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