2005 Fiscal Year Annual Research Report
大規模・高性能VLSIのレジスタ転送レベルにおけるテスト容易化設計に関する研究
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17700062
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| Research Institution | Nara Institute of Science and Technology |
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Principal Investigator |
大竹 哲史 奈良先端科学技術大学院大学, 情報科学研究科, 助手 (20314528)
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| Keywords | VLSIテスト / テスト容易化設計 / 縮退故障 / 遅延故障 / レジスタ転送レベル / データパス / 不均一ビット幅 |
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| Research Abstract |
本年度は主にデータパス部のテスト容易化を考察した。データパスは、組合せ回路で構成される機能ブロックと、記憶要素であるレジスタ、およびそれらを接続する信号線で構成される。ビット幅の不均一なデータパスでは、組合せ回路で構成される機能ブロックの入出力でビット幅が変化する。これを踏まえ、不均一なデータパスへ応用可能な縮退故障に対するテスト容易化設計法を提案した。現段階ではビット幅の変化には対応していないが、データパスの回路要素へ任意の値の伝搬を保証するこれまでの階層テスト生成手法に対し、提案したテスト容易性では、データパスの回路要素へ元々回路の持つ機能で伝搬可能な値のみを考慮する時間展開テスト生成手法を導入した。これにより、不均一ビット幅に対する回路モデルを定義することにより、ビット幅の変化するデータパスへ応用できると考える。また、階層テスト生成手法において不均一なビット幅を扱うためのビット幅調整機能を実現する機構についても継続して考察を行っている。
本年度はさらに、遅延故障に対するテスト容易化設計法も提案した。遅延故障においては冗長性判定が特に重要になってきている。提案法はビット幅の均一なデータパスに対するものであるが、提案法の中で冗長遅延故障の高速判定を行っている。この判定手法はビット幅の不均一なデータパスにも応用可能である。また、コントローラを含めたレジスタ転送レベル全体での冗長遅延故障判定について継続して考察を行っている。
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