2006 Fiscal Year Annual Research Report
大規模・高性能VLSIのレジスタ転送レベルにおけるテスト容易化設計に関する研究
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17700062
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| Research Institution | Nara Institute of Science and Technology |
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Principal Investigator |
大竹 哲史 奈良先端科学技術大学院大学, 情報科学研究科, 助手 (20314528)
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| Keywords | VLSIテスト / テスト容易化設計 / 縮退故障 / 遅延故障 / レジスタ転送レベル / データパス / コントローラ / 不均一ビット幅 |
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| Research Abstract |
本年度は、RTレベル回路のデータパス部の縮退故障を対象としてテスト容易化を考察するとともに、これまでに得られた成果に基づき、遅延故障への対応を考察した。遅延故障は、レジスタからレジスタまでのデータ転送が、仕様通りの速度で行われないという故障で、これらの問に存在する幾つかの機能ブロックを通る経路上の遅延をモデル化したものである。そのため、遅延故障のテストでは外部入力からレジスタへ、テスト系列の各パターンを回路の実動作速度で設定し、レジスタに取り込まれたテスト系列に対する応答を外部出力まで伝搬する必要があるので、縮退故障の場合とは回路に要求する性質が異なる。そこで、遅延故障に対するテスト容易性の評価尺度を定義し、これに基づくテスト容易化設計法を提案した。提案法はビット幅の均一なデータパスに対する手法であるが、遅延故障に対するビット幅調整機能を実現する機構についても継続して考察を行っている。
遅延故障テストにおいては、テスト容易化前の回路ではテスト不可能(冗長)な故障が多数存在し、テスト容易化後にそれらをテストすることによる過剰テストが重大な問題となる。過剰テストを行うと、良品を不良品と誤判定することによる歩留まり低下が生じ、深刻な問題を引き起こす。そのため、遅延故障の冗長性判定が特に重要になってきている。昨年度はビット幅の均一なデータパスに対すパス遅延故障の冗長判定法を提案した。今年度は、この判定手法をビット幅の不均一なデータパスに応用し、さらに、コントローラ部を通るパス遅延故障についても扱う方法論を提案した。
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