2006 Fiscal Year Annual Research Report
VoIP通信におけるパケット損失隠蔽を行う低消費電力LSIの開発
| Project/Area Number |
17760269
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| Research Institution | Hokkaido University |
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Principal Investigator |
浅井 哲也 北海道大学, 大学院情報科学研究科, 助教授 (00312380)
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| Keywords | VoIP / アナログ集積回路 / ニューラルネットワーク / ピッチ波形複製 / 極低消費電力 |
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| Research Abstract |
(当初の計画)
(a)サブスレッショルドMOS回路によるピッチ波形複製の要素回路設計
素子特性のバラツキを吸収する同期検出ニューロチップ(サブスレッショルドMOS回路用アナログ相関演算回路)および多勝者競合ニューロチップ(サブスレッショルドMOS回路用の最大値検出回路)を開発する。それによって、低消費電力なピッチ波形複製LSIを研究基盤を整える。
(b)ピッチ波形複製法に基づくパケット損失隠蔽法の開発、およびプロトタイプ携帯端末の試作
ピッチ波形複製法に基づくステガノグラフィを用いたパケット損失隠蔽アルゴリズムを開発する。同時に、提案アルゴリズムのソフトウェア実装によるプロトタイプ携帯端末を試作する。
(c)ピッチ波形複製回路のMOSデバイスの微細化に伴う量子効果の制御と抑制、および量子集積デバイス・回路によるピッチ波形複製回路の実現検討
アナログMOS回路を低消費電力のまま高速動作させるためには、MOSデバイスの微細化が必要でうる。そのとき、デバイスの微細化に伴って現れてくる様々な量子効果(MOSの動作にとって好ましくない量子効果)を予測して、デバイスまたは回路レベルで制御・抑制するための検討を行う。具体的には、量子デバイスの欠陥・素子特性のバラツキの影響を少なくするニューラルネットアーキテクチャについて検討する。単電子回路をターゲットしと、TEG回路の試作・評価後、提案アーキテクチャのイノズマージンに関する検討を行う。
(成果・実績)
(a)サブスレッショルドMOS回路によるピッチ波形複製の要素回路設計
要素回路(同期検出ニューロチップと多勝者競合ニューロチップ)の試作が完了した。それらを組み合わせたピッチ波形複製回路の詳細な評価は未完了であるが、低消費電力なピッチ波形複製LSIを構成する十分な見通しを得た。
(b)ピッチ波形複製法に基づくパケット損失隠蔽法の開発、およびプロトタイプ携帯端末の試作
隠蔽アルゴリズムおよびピッチ波形複製法のパラメータ最適化が完了し、プロトタイプ端末への組み込みテストと動作確認も完了した。
(c)ピッチ波形複製回路のMOSデバイスの微細化に伴う量子効果の制御と抑制、および量子集積デバイス・回路によるピッチ波形複製回路の実現検討
量子回路をピッチ波形複製LSIの補助ロジック回路として用いるための複製アーキテクチャを考案した。また、熱雑音を利用して情報処理を行うサブミクロンMOSデバイス向けアーキテクチャの開発を行った。
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[Book] Stochastic resonance among single-electron neurons on Schottky wrap-gate devices)(Brain-Inspired IT II) (International Congress Series, vol. 1291, pp. 213-216)(Ishii K., Natsume K., Hanazawa A., Eds.,)2006
Author(s)
Oya T., Asai T., Kagaya R., Kasai S., Amemiya Y.
Total Pages
292
Publisher
Elsevier, Netherlands
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