2019 Fiscal Year Annual Research Report
自動状態バックアップ機構を利用した高性能・高信頼システム設計技術
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17H01709
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| Research Institution | The University of Tokyo |
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Principal Investigator |
藤田 昌宏 東京大学, 大学院工学系研究科(工学部), 教授 (70323524)
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| Project Period (FY) |
2017-04-01 – 2020-03-31
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| Keywords | ニューラルネットワーク処理 / AIエッジ処理 / 不揮発性メモリ / 計算再利用 / デバッグ手法 / テスト手法 / 量子回路 / VLSI配線 |
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| Outline of Annual Research Achievements |
前年度までに、通常のCMOS回路を作成した後、自由に不揮発性メモリ層を最大4層程度まで追加し、両者を自由に接続できる回路設計技術を仮定し（既に別研究で、この回路アーキテクチャに基づく試作回路は多数設計され、実際のチップとなり評価されている）、それらメモリにデータ処理や解析結果を要所要所で格納し、再利用したり、計算結果の検算を行う技術の開発を進め、その有効性を示してきた。最終年度では、それらの成果を踏まえ、(1)VLSIにおける論理設計デバッグ手法、(2)VLSIにおけるデータ配線の容易化、(3)量子回路のテスト手法の3点への活用を重点に検討を進めた。不揮発性のため、各種情報をバッファしても消費電力がほとんど増えない利点がある。
(1)では、回路中も任意の信号値をバッファできる技術を利用し、回路設計のデバッグを行う技術を考案し、それらを活用した論理設計デバッグ技術を論文[3]にまとめた。
(2)では、VLSIの配置・配線のしやすさの向上を目指し、配線経路の途中にバッファを挿入し、複数サイクルでデータ転送する仕組みを考案。これを通常のCMOS回路に重ね合わせる形で不揮発性メモリを構築する技術と融合すれば、VLSIの信号経路の配線において、その混雑度から1つの経路を時間的に多重化しての利用が可能となり、配線処理が容易可される。配線問題を論理式充足可能生判定（SAT）問題として定式化しながら、効率よく配線経路を探索できる新規手法をまず考え、論文[2]にまとめた。
(3)では、量子回路の高速性を活かしながら、その安定性やエラー回避を一定程度実現できると考えられる、量子回路と従来のデジタル回路が協調して動作する環境を想定し、提案技術の適用・応用可能性について検討。量子回路自体が故障した際の動作を解析し、その故障を検出する仕組みを考案し、論文[1]にまとめ、設計手法を検討し、基本案を策定した。
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| Research Progress Status |
令和元年度が最終年度であるため、記入しない。
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| Strategy for Future Research Activity |
令和元年度が最終年度であるため、記入しない。
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[Journal Article] SAT-Based On-Track Bus Routing2021
Author(s)
He-Teng Zhang, Masahiro Fujita, Chung-Kuan Cheng, Jie-Hong R. Jiang
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Journal Title
IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems
Volume: 40(4)
Pages: 735-747
DOI
Peer Reviewed / Open Access / Int'l Joint Research
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