2019 Fiscal Year Annual Research Report
Shift-Power-Safe Scan Test Methodology for High-Quality Low-Power LSI Circuits
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17H01716
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| Research Institution | Kyushu Institute of Technology |
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Principal Investigator |
温 暁青 九州工業大学, 大学院情報工学研究院, 教授 (20250897)
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| Co-Investigator(Kenkyū-buntansha) |
宮瀬 紘平 九州工業大学, 大学院情報工学研究院, 准教授 (30452824)
Holst Stefan 九州工業大学, 大学院情報工学研究院, 助教 (40710322)
梶原 誠司 九州工業大学, 大学院情報工学研究院, 教授 (80252592)
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| Project Period (FY) |
2017-04-01 – 2021-03-31
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| Keywords | 計算機システム / 電子デバイス・機器 / ディペンダブル・コンピューティング / シフトエラー / IR-Drop / シフトタイミング / テストクロック / グルーピング |
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| Outline of Annual Research Achievements |
本年度は、提案したSPS-Scanの評価用テスト回路の設計を行なった。テスト回路のコア部分として、ITC’99ベンチマークの中で最も大きい回路（B19）を使用した。また、SPS-Scanのシフト電力安全性及びオーバーヘッド等の詳細な実験評価を行えるよう、テスト回路にオンチップの温度・遅延センサーを複数搭載した。設計プロセスにおいては、階層的クロック・ゲーティング、パワー・ゲーティングなどといったLSI低電力化技術を反映させた。更に、回路規模や入力によっては、クロックパスの遅延が計測しにくい可能性があるので、設計では電源ネットワークの強さを左右する電源ストライプ数を外部入力で変更できるようにする仕組みを設け、実験ではクロックパスの遅延値を見て電源ネットワークの強弱を調整できるようにした。試作回路にオンチップの温度センサー及び以前に開発した遅延計測ユニットをメッシュ状に配置し、回路内部の温度分布と隣接FFのクロックパスの遅延値を実測することで、SPS-Scan技術によるシフト電力問題（ホットスポット、シフトエラー）の解決状況を確認するようにした。評価用テスト回路の設計を完了した後、Synopsys製の市販EDAツールを用いて設計検証およびテスト電力シミュレーションを行なった。その中で、タイミング情報なしの2値論理シミュレーションに基づくシフト電力評価方式（以下、当初方式と呼ぶ）は一定の条件（特に、電源ピンから離れている回路エリア）では精度が不足することが判明した。当初方式は現在でも学界と産業界でテスト電力を素早くも積もるために広く利用されているであるが、より精度の高い評価方式の必要性が明確になった。そこで、GPUを用いた高速タイミングシミュレーションという新しい評価方式を考案し、その高い精度を確認した。この成果は主要国際会議でも発表され、注目を浴びた。
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| Current Status of Research Progress |
Current Status of Research Progress
3: Progress in research has been slightly delayed.
Reason
本年度の当初目標は、シフト電力安全化手法の評価用テスト回路の設計と試作であった。シフト電力評価方式として、タイミング情報なしの2値論理シミュレーション（以下、当初方式と呼ぶ）を採用する予定であったが、本年度に完成した回路設計データを検証した結果、当初方式は、一定の条件では精度が不足することが判明した。当初方式は現在でも学界と産業界で広く利用されているものであり、その問題点を計画時に予見することが困難であった。そこで急遽、GPUを用いたタイミングシミュレーションという新しい評価方式を考案し、その高い精度を確認した。この成果は主要国際会議でも発表され、注目を浴びた。シフト電力評価方式の変更に伴うテスト回路設計変更のため、本年度のVDEC試作申込期限に間に合わなかった。そこで、テスト回路の試作・測定費用として654,000円(ローム社CMOS 0.18um使用)を来年度に繰り越すことになった。
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| Strategy for Future Research Activity |
本年度の実施結果を踏まえて、今後は大規模評価用LSI回路の試作及びSPS-Scan技術の実験評価を目標に本研究を推進していく予定である。まず、大規模集積システム設計教育研究センター（VDEC）を通じて、設計した評価用テスト回路をローム社CMOS 0.18umで試作する。その後、Cloud Testing Service ㈱の LSI テスターで内蔵センサーを制御し、回路内の温度分布やクロックパス遅延を測定することでシフト電力安全性評価を行う。また、標準的なDFT（Design for Testability）フローにおいてSPS-Scan技術を実装する総合実験を行い、回路オーバーヘッド、配線混雑さ、所用ピン数の増加状況などに関する実験データを蓄える。
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