2017 Fiscal Year Annual Research Report
高輝度 LHC 実験に向けたミュー粒子トリガーの高度化
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17H02880
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| Research Institution | The University of Tokyo |
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Principal Investigator |
奥村 恭幸 東京大学, 素粒子物理国際研究センター, 助教 (90779266)
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| Co-Investigator(Kenkyū-buntansha) |
石野 雅也 東京大学, .素粒子物理国際研究センター, 教授 (30334238)
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| Project Period (FY) |
2017-04-01 – 2022-03-31
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| Keywords | LHC-ATLAS 実験 / ミューオントリガー / Associative Memory / 高速パターン認識技術 / 高輝度 LHC 実験 |
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| Outline of Annual Research Achievements |
本課題初年度である平成29年は Associative Memory アプローチによる高速ミュー粒子飛跡検出装置の実現可能性について、定量的な理解を得ることに焦点を当てて取り組んだ。最初に、 Associative Memory によるパターン認識アルゴリズムと、 FPGA 上に 実装されたロジックによる解析的なフィット手法を用いる、高速ミュー粒子飛跡検出ハードウェアシステムの概念設計 (ブロックダイアグラム、及びそれぞれのブロックの動作と入出力の定義) を完成させた。その概念設計に基づき、 Associative Memory 部を含む一連の高速ミュー粒子飛跡検出論理回路の動作を、物理解析用の Monte Carlo シミューレションサンプルを用いてエミュレートするためのシミュレーションシステムを開発した。開発したシミュレーターを用いた性能評価研究により、 Associative Memory Chip が保有するメモリ容量 (おおよそ 4k pattern / chip) や、商用の FPGA で利用可能な Digital Signal Processor (2760 DSP slices / KU060 ) に対して、十分現実的な範囲で実装が可能であることを明らかにし、これらの研究をまとめて技術設計書 (TDR) を執筆した。今後、パターン学習やフィット部の設計の最適化を進め、最終デザインとして必要なメモリリソース量を明らかにし、デザイン研究を完成させる。またデモンストレーションための準備研究としてファームウェアの実装研究も開始した。初年度である今年は、スローコントロールをするファームウェアを開発した。これらの研究を国際共同研究として進めている。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
ベースラインとなる概念設計を定め、それに基づいてシミュレーションソフトウェアを開発し、高速ミュー粒子飛跡検出が Associative Memory を用いて実装可能であることを、定量的に示せたことは当初の目標通りであると言える。また技術設計書の執筆も完了した。これらが初年度の最大のマイルストーンでありこれを予定達成したため、おおむね順調に進展していると判断をした。
デモンストレーション研究についても、様々な可能性を考え、 Xilinx 評価ボードと AM06 という現在利用可能なチップを用いたデモシステムの準備を進めた。こちらも概ね当初の予定通り、進行中である。
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| Strategy for Future Research Activity |
本年度の研究によって、Associative Memory を用いた初段トリガーのための高速ミュー粒子飛跡検出が実現可能であることを示し、トリガー論理回路の概念設計を示すに至った。今後は、それに基づき、(1) トリガー論理回路デザインの最適化とデザインの最終決定及び (2) トリガー論理のファームウェアの実装研究、を研究の柱として進めていく。
本年度開発されたシミュレーションを活用し、評価研究を様々なトリガー論理回路のコンフィギュレーションの元で研究し、 必要メモリリソースとトリガー性能の関係についての理解を深め、論理回路設計の最適化を行いそれに基づき論理回路デザインを固めることが次に重要なマイルストーンとなる。特に Associative Memory における分解能の最適化、variable resolution による効率向上についての研究を遂行する。また、ファームウェアの実装研究を通して、示された最適なトリガー論理回路が Field Programmable Gate Away (FPGA) 上で展開可能な設計であることのデモンストレーションを目指す。フィッター部を中心とするコアの実装を行い、 FPGA に展開した際のリソースの使用量や、展開可能な並列度等に対する定量的な知見を得る。これらの研究から得られるハードウェアの制約から得られた知見をシステム最適化研究に素早くフィードバックすることも目標とする。
欧州合同原子核研究機構を研究の拠点とし、高速通信、 Associative Memory、 FPGA でのトリガー論理実装のハードウェアの専門家や、 Associative Memory を用いたアルゴリズム開発の専門家と連携し、研究を進める。
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