2017 Fiscal Year Annual Research Report
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17H03214
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| Research Institution | University of Yamanashi |
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Principal Investigator |
矢野 浩司 山梨大学, 大学院総合研究部, 教授 (90252014)
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| Co-Investigator(Kenkyū-buntansha) |
山本 真幸 山梨大学, 大学院総合研究部, 助教 (00511320)
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| Project Period (FY) |
2017-04-01 – 2020-03-31
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| Keywords | パワーデバイス / SiC / ワイドバンドギャップ |
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| Outline of Annual Research Achievements |
本研究では、炭化珪素（以下SiC）静電誘導トランジスタ(SIT)と低耐圧シリコンMOSFETを、LSIの高密度実装技術である3次元スタック技術を用い一体化した新しい超低損失・高信頼性カスコード型パワーデバイス「3DスタックBGSITカスコードパワーデバイス」を実現する。そして、同デバイスを用いたパワーモジュールを提案し、そのための設計・組み立て概念を構築する。これにより従来のSiC-MOSFETの１／３の電力損失、実装面積の約半分への縮小、同FETにおける信頼性の課題を同時に克服できる。本技術が実現できれば、現状のSiC汎用インバータの２～３倍で高パワー密度の高信頼性次世代電力変換器が期待できる。
本年度の計画は3Dスタック実装単体（ディスクリート）素子の具体的構造及び組立手法を確立することである。このため熱解析シミュレータANSYSを用い、スタック実装の放熱特性、設計指針を明らかにした。3Dスタック実装構造モデルは、ヒートシンク上に放熱シートを介した銅リードフレームを設置し、その上にSiCおよびSiチップをはんだにて積層させている。各積層材料の熱および機械強度に関する物性値および厚みとして現在パワーデバイス実装に用いている標準的な値を使用した。比較対象として従来の２次元実装構造も解析した。その結果スタック実装の場合は、リードフレームを介して効率的に放熱させるのに対し、２次元実装の場合はリードフレームが分割されている為、放熱効率が悪いことがわかった。結果としてスタック実装では接合温度を20℃程度低減できることが明らかになった。また20kHzのスイッチング動作を想定した過渡伝熱解析でも同様にスタック実装素子の方が接合温度を低減できることがわかった。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
当初の計画通り、本年度は3Dスタック実装のディスクリート素子の設計指針を確立できた。実装に用いるリードフレーム、放熱板、ハンダの材料の種類及び厚みを特定でき、チップに働く応力のメカニズムも把握できた。またそこで使用するSiCチップおよびSiチップも調達できたため30年度の計画である実装素子の試作を実施するための準備が整った。したがって研究の進捗は当初の計画通りと言える。
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| Strategy for Future Research Activity |
本年度の進捗は当初の計画通りであるため、次年度は本年度に構築した設計指針に従い実際に3Dスタック素子を試作し、その各種性能を評価する予定である。
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Research Products
(1 results)
