2017 Fiscal Year Annual Research Report
Development of a signal transmission line that can improve its signal integrity adaptively
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17H03258
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| Research Institution | University of Tsukuba |
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Principal Investigator |
安永 守利 筑波大学, システム情報系, 教授 (80272178)
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| Project Period (FY) |
2017-04-01 – 2021-03-31
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| Keywords | 伝送線 / プリント基板 / 信号品質 / 機械学習 |
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| Outline of Annual Research Achievements |
本格的なIoT時代に向けて，GHz級の超高速ディジタル信号の信号品質（SI:Signal Integrity)を向上する技術が求められている．既に我々は，この問題解決に向けた新たな技術である「セグメント分割伝送線（STL:Segmental Transmission Line）」を実現している（科研費基盤研究(B)26289114)．一方，STLは，配線密度の低下と微細幅配線製造という課題があった．本研究の目的は，これらの課題を解決し，さらに製造後の配線システム変更にも適応的に対応できる（適応的に波形を整形できる）伝送線を実現することである．
H29年度は，“適応的に波形を整形できる伝送線”の基本となる「コンデンサ型セグメント分割伝送線（C-STL)を提案し，その準備実験（シミュレーションと試作配線基板による実測）を行った．そしてこれらの評価から，C-STLによって従来配線の信号品質を十分改善できる見通しを得ることができた．なお，従来のSTLでは，配線幅を変えることで故意にインピーダンス不整合による複数の反射信号（ノイズ）を発生させ，これらの反射信号を対象となる歪んだ波形に重ね合わせることで波形を整形（SIの向上）を行った．これに対しC-STLでは，配線幅は一様であるのに対して，基板内に埋め込んだチップコンデンサによってインピーダンス不整合を生じ，複数の反射信号を発生させることで波形を整形する．なお，その設計は組み合わせ爆発問題となるため，機械学習の1つである遺伝的アルゴリズムを用いる．
一方，本年度のC-STL試作には，通常のプリント基板（チップ内蔵型の基板ではない）を用いている．また，その設計には既存の回路設計CADを用いている．これより，チップ内蔵基板を用いた試作実測とC-STL専用ソフトウェアツールによる設計・試作評価が今後の課題となる．
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
適応的に波形を整形できる伝送線の基本であるC-STLを，シミュレーションだけでなく試作配線基板によって実測評価できたことが本年度の成果である．具体的には，PCI-express Generation-3 相当の伝送系（8Gbps /3.8cm）に対象としたシミュレーション（予備設計）を行うとともに，従来のプリント基板を用いた試作配線基板により実測評価（アイダイヤグラムによる信号品質評価）を行った．その結果，従来配線（インピーダンス50オームの一様幅配線）に対して，アイダイアグラムの開口電圧で2.53倍，開口幅で1.43倍の性能向上を実現することができた．これより，本年度はおおむね順調に研究が進展していると考えている．
一方，本試作では従来のプリント基板を用いており，チップコンデンサはプリント基板表面に実装した．このため，さらに精度の高い試作評価のためには，チップコンデンサ内蔵型のプリント基板を用いる必要がある．また，設計ツールも既存の回路設計CAD（ADS:キーサイトテクノロジー社製）を用いている．このため十分な最適化がなされていない．これより，さらなる性能向上が可能となることが予想され，C-STL専用のソフトウェア開発ツールを用いた設計を試みる必要がある．また，C-STLを“適応的に波形を整形できる配線”として発展させるためには，チップコンデンサを接続した配線部分（セグメント）を互いに高周波的に分離する構造が必要であり，その実現方法を探索する必要がある．
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| Strategy for Future Research Activity |
チップ内蔵基板を用いたプリント基板は既に実用化されているが，本研究に対応できる少量試作が可能なメーカ/機関は多くはない．このため，今後，試作費用を含めて試作外注先を検討し，決定する必要がある．現在では，(財）三次元半導体開発センターを外注先候補としており，今後，試作についての詳細（試作可能な構造の仕様と費用）を詰める予定である．
また，C-STL専用のソフトウェア開発ツールについては，現在のSTL設計用に我々のプロジェクトで開発したSTL_Designerをカーネルとし，これをチップコンデンサ向けに改良する予定である．このツールにより，遺伝的アルゴリズムのパラメータを変更することで，本年度に得た性能向上（アイダイアグラムの開口電圧で2.53倍，開口幅で1.43倍の性能向上）を上回る解の探索（最適なチップコンデンサの容量の決定）を行う予定である．
一方，STL_Designerは，東京大学大規模集積システム設計教育センター（VDEC)の回路シミュレータであるHSPICEとADSを遠隔利用する必要があり，この通信と計算時間が非常に長くなっている．今回のC-STL向けの改良では，通信と計算時間の短縮も同時に検討する予定である．
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