2018 Fiscal Year Annual Research Report
Development of a signal transmission line that can improve its signal integrity adaptively
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17H03258
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| Research Institution | University of Tsukuba |
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Principal Investigator |
安永 守利 筑波大学, システム情報系, 教授 (80272178)
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| Project Period (FY) |
2017-04-01 – 2021-03-31
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| Keywords | 伝送線 / プリント基板 / 信号品質 / 機械学習 / 遺伝的アルゴリズム |
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| Outline of Annual Research Achievements |
本格的なIoT時代に向けて，GHz級の超高速ディジタル信号の信号品質（SI:Signal Integrity)を向上する技術が求められている．既に我々は，この問題解決に向けた新たな技術である「セグメント分割伝送線（STL:Segmental Transmission Line）」を実現している（科研費基盤研究(B)26289114)．一方，STLは，配線密度の低下と微細幅配線製造という課題があった．本研究の目的は，これらの課題を解決し，さらに製造後の配線システム変更にも適応的に対応できる（適応的に波形を整形できる）伝送線を実現することである．
H30年度は，昨年度にそのフィジビリティをシミュレーションによって確認した「コンデンサ型セグメント分割伝送線（C-STL)」の試作基板設計を中心に研究を推進した．具体的には，既に実用化が進んでいるチップ内蔵基板技術を用いて，チップコンデンサをプリント基板上の配線（伝送線）直下に埋め込みんだ配線を3次元CADにより設計した．並行して，本構造を回路・2.5D電磁界シミュレータによって評価した．その結果，8GHzのEnd-to-End伝送（PCI-e Gen3相当）において，そのアイパターンのアイ開口幅とアイ開口高さを従来の約2倍の改善できることを示した．なお，設計した試作基板は，H30年度末にその試作が終了した（今後，詳細な実測評価を行う予定である）．
一方，STLとC-STLはこれまで，アイパターン（時間領域）を評価値としてその設計を行ってきた．これに対して本年度は，s-パラメータ（周波数領域）を評価値とした設計を提案し，シミュレーションによりその有効性を評価した．その結果，従来と同等の設計解を，従来よりも高速に得られることが分かった．STL/C-STLの設計時間短縮は実用化に向けた課題の一つであり，本手法の有効性の評価をさらに進める．
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
昨年度における「コンデンサ型セグメント分割伝送線（C-STL)」の試作（第1次試作）は，チップコンデンサをプリント基板表面に実装する方法であるため，C-STLの完全な試作ではなかった．今年度は，チップコンデンサを基板配線直下に埋め込む方法による試作（第2次試作）について，1)シミュレーション評価，2)設計，3)試作を行うことができた（試作においては，当初，本設計によるプリント基板を試作可能なメーカが見つからず，頓挫しそうになったが，年度後半になり対応可能なメーカが見つかった）．第2次試作基板の詳細な測定評価はH31年度に行う予定であるが，そのシミュレーション評価と基本的な実測結果から，C-STLはその実際の構造においても高い信号品質改善性能を有することが分かった．この結果から，本研究はおおむね順調に進展していると判断できる．
さらにH30年度は，STL/C-STLの設計時間に関する問題点を解決できる新たな手法の糸口を見つけることができた．これまでSTL/C-STLの設計には，1配線あたり数時間～1日かかっていた．その大きな原因は，信号品質の指標であるアイパターンを直接評価していたこと，則ち，時間領域を用いた設計にあった．これに対して，s-パラメータを用いた周波数領域での指標を用いた設計手法を提案することができ，試行設計を行ったところ，従来設計（時間領域設計）に比べ，設計時間を約1/2に低減できることがわかった．この成果により，設計時間短縮というこれまでの課題の一つを解決できる見通しを得ることができた．
一方，C-STLに利用するチップコンデンサの持つ寄生素子（インダクタンスと抵抗）が，数GHz以上の領域で信号品質に予想以上に影響することがわかってきた．上述のとおり試作は順調であるが，本影響は新たな課題として今後の検討を要する．
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| Strategy for Future Research Activity |
昨年度に試作が完了したしたC-STLの第2次試作の詳細実測評価を行う（昨年度の評価は，基本的なアイダイアグラムの測定のみであった）．具体的には，ベクトル・ネットワークアナライザを用いたs-パラメータの測定を行い，周波数領域でのC-STLの通過特性(S21)を評価する．通過特性(S21)を得ることで，時間領域での様々な応答を評価することができる．特に，TDR (Time Domain Reflectmetry)により，C-STLの多重反射特性を解析することにより，C-STLの波形整形能力の仕組みを解明することが可能となる．また，C-STLの製品化を目指して，チップコンデンサのキャパシタンス値ばらつきに対する波形整形能力（アイダイアグラムの品質）のロバスト性をシミュレーションで評価する．
また，昨年度に開発することができたs-パラメータを用いた周波数領域での信号品質評価指標を用いたC-STLの設計を深化させ，C-STLの設計時間の高速化を計る．
さらに，現在のC-STLのアイデアをさらに発展させることで，基板（配線）製造後も波形整形が可能な手法の基本アイデア提案を目指す．具体的には，配線直下に静電圧を印加できる電極を複数個設け，この電極の静電圧を外部から変化させることで伝送波形を変化できるか否かを検討する．これが可能であれば，複数個の電極に与える静電圧を調整することでインピーダンス不整合と同様な現象を発生させることができるので，STLやC-STLとどうような波形整形が可能となる．本年度は，このフィジビリティを回路シミュレータ，および電磁界シミュレータを用いて評価する．なお，電磁界シミュレータについては，新規導入を検討する．なお，C-STLの設計には，東京大学大規模集積システム設計教育研究センター（VDEC）提供による回路シミュレータ（HSPICEとADS)を利用する．
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